參數(shù)資料
型號(hào)： IDT82P2284BB
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 359/363頁(yè)
文件大?。?/td> 0K
描述： TXRX T1/J1/E1 4CHAN 208-PBGA
標(biāo)準(zhǔn)包裝： 10
類型： 收發(fā)器
規(guī)程： T1，E1，J1
電源電壓： 1.8V, 3.3V
安裝類型： 表面貼裝
封裝/外殼： 208-BGA
供應(yīng)商設(shè)備封裝： 208-PBGA（17x17）
包裝： 托盤
其它名稱： 82P2284BB
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IDT82P2284
QUAD T1/E1/J1 LONG HAUL / SHORT HAUL TRANSCEIVER
Functional Description
95
February 25, 2008
3.20.2 HDLC TRANSMITTER
The HDLC Transmitter inserts the data into the selected position to
form HDLC packet data stream.
3.20.2.1 HDLC Channel Configuration
In T1/J1 mode ESF & T1 DM formats, three HDLC Transmitters (#1,
#2 & #3) per link are provided for HDLC insertion to the data stream to
be transmitted. In T1/J1 mode SF & SLC-96 formats, two HDLC Trans-
mitters (#2 & #3) per link are provided for HDLC insertion. In E1 mode,
three HDLC Transmitters (#1, #2 & #3) per link are provided for HDLC
insertion. Except in T1/J1 mode ESF & T1 DM formats, the HDLC
channel of HDLC Transmitter #1 is fixed in the DL bit (in ESF format)
and D bit in CH24 (in T1 DM format) respectively (refer to Table 13 &
Table 14), the other HDLC channel is configured as the follows:
Set the EVEN bit and/or the ODD bit to select the even and/or odd
frames;
Set the TS[4:0] bits to define the channel/timeslot of the assigned
frame;
Set the BITEN[7:0] bits to select the bits of the assigned channel/
timeslot.
Then all the functions of the HDLC Transmitter will be enabled only if
the corresponding TDLEN bit is set to ‘1’.
3.20.2.2 HDLC Mode
Setting the THDLCM bit to ‘0’ (default) in the HDLC Transmitter
selects the HDLC mode (per Q.921).
HDLC Mode
A FIFO buffer is used to store the HDLC data written in the DAT[7:0]
bits. The FIFO depth is 128 bytes. When it is full, it will be indicated by
the FUL bit. When it is empty, it will be indicated by the EMP bit.
If an entire HDLC packet is stored in the FIFO indicated by the EOM
bit, or if the data in the FIFO exceeds the upper threshold set by the
HL[1:0] bits, the data in the FIFO will be transmitted. The opening flag
(‘01111110’) will be prepended before the data automatically. The trans-
mission will not stop until the entire HDLC data are transmitted. Then the
2-byte FCS and the closing flag (‘01111110’) will be added to the end of
the HDLC data automatically. During the HDLC data transmission, a
zero is stuffed automatically into the serial output data if there are five
consecutive ’One’s ahead.
The abort sequence (‘01111111’) will be inserted to the HDLC packet
anytime when the ABORT bit is set. Or when the FIFO is empty and the
transmitted last byte is not the end of the current HDLC packet, the abort
sequence will be transmitted automatically.
If the TDLEN bit is enabled and there is no HDLC packet in the FIFO
to be transmitted, the 7E (Hex) flag will always be transmitted.
3.20.2.3 Interrupt Summary
In the HDLC mode, when the data in the FIFO is below the lower
threshold set by the LL[1:0] bits, it will be indicated by the RDY bit. When
there is a transition (from ‘0’ to ‘1’) on the RDY bit, the RDYI bit will be
set. In this case, if enabled by the RDYE bit, an interrupt will be reported
by the INT pin.
In the HDLC mode, when the FIFO is empty and the last transmitted
byte is not the end of the current HDLC packet, the UDRUNI bit will be
set. In this case, if enabled by the UDRUNE bit, an interrupt will be
reported by the INT pin.
3.20.2.4 Reset
The HDLC Transmitter will be reset when there is a transition from ‘0’
to ‘1’ on the TRST bit. The reset will clear the FIFO.
Table 51: Related Bit / Register In Chapter 3.20.2.1
Bit
Register
Address (Hex)
EVEN
THDLC1 Assignment (E1
only) / THDLC2 Assign-
ment / THDLC3 Assign-
ment
085, 185, 285, 385(E1 only) /
086, 186, 286, 386 / 087, 187,
287, 387
ODD
TS[4:0]
BITEN[7:0]
THDLC1 Bit Select (E1
only) / THDLC2 Bit Select /
THDLC3 Bit Select
088, 188, 288, 388 (E1 only) /
089, 189, 289, 389 / 08A, 18A,
28A, 38A
TDLEN3
THDLC Enable Control
084, 184, 284, 384
TDLEN2
TDLEN1
相關(guān)PDF資料
PDF描述
IDT82P2288BBG TXRX OCTAL T1/E1/J1 256-PBGA
IDT82P2521BHG IC LIU E1 21+1CH SHORT 640-PBGA
IDT82P2816BBG IC LINE INTERFACE UNIT 416-PBGA
IDT82P2821BH IC LIU T1/J1/E1 21+1CH 640-PBGA
IDT82P2828BHG IC LIU T1/J1/E1 28+1CH 640-PBGA
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
IDT82P2284BB8 功能描述:TXRX T1/J1/E1 4CHAN 208-PBGA RoHS:否 類別:集成電路 (IC) >> 接口 - 驅(qū)動(dòng)器，接收器，收發(fā)器 系列:- 標(biāo)準(zhǔn)包裝:250 系列:- 類型:收發(fā)器 驅(qū)動(dòng)器/接收器數(shù):2/2 規(guī)程:RS232 電源電壓:3 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:16-TSSOP 包裝:帶卷 (TR)
IDT82P2284BBG 功能描述:TXRX T1/J1/E1 4CHAN 208-PBGA RoHS:是 類別:集成電路 (IC) >> 接口 - 驅(qū)動(dòng)器，接收器，收發(fā)器 系列:- 標(biāo)準(zhǔn)包裝:2,500 系列:- 類型:驅(qū)動(dòng)器 驅(qū)動(dòng)器/接收器數(shù):4/0 規(guī)程:RS422 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-SOIC（0.154"，3.90mm 寬） 供應(yīng)商設(shè)備封裝:16-SOIC N 包裝:帶卷 (TR)
IDT82P2284BBG8 功能描述:TXRX T1/J1/E1 4CHAN 208-PBGA RoHS:是 類別:集成電路 (IC) >> 接口 - 驅(qū)動(dòng)器，接收器，收發(fā)器 系列:- 標(biāo)準(zhǔn)包裝:250 系列:- 類型:收發(fā)器 驅(qū)動(dòng)器/接收器數(shù):2/2 規(guī)程:RS232 電源電壓:3 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:16-TSSOP 包裝:帶卷 (TR)
IDT82P2288 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:Octal T1/E1/J1 Long Haul Short Haul Transceiver
IDT82P2288_08 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:Octal T1/E1/J1 Long Haul / Short Haul Transceiver
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