參數(shù)資料
型號： IDT79RC32T336-150BCG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 8/44頁
文件大小： 0K
描述： IC MPU 32BIT CORE 150MHZ 256-BGA
標準包裝： 90
系列： Interprise™
處理器類型： MIPS32 32-位
速度： 150MHz
電壓： 2.5V
安裝類型： 表面貼裝
封裝/外殼： 256-LBGA
供應商設備封裝： 256-CABGA（17x17）
包裝： 托盤
其它名稱： 79RC32T336-150BCG
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October 4, 2005
RC32336
Figure 4 Cold Reset AC Timing Waveform
Figure 5 Warm Reset AC Timing Waveform
BOOT VECTOR
SDCLKOUT
COLDRSTN
RSTN
MDATA[31:0]
BDIRN
BOEN[1:0]
>= 100 ms
>=10ms
>= 4096 CLK clock cycles
Tpw_6a
Tdo_6b
CLK
1
FFFF_FFFF
Thld_6d
1.
COLDRSTN asserted by external logic.
2.
RC32336 asserts RSTN, asserts BOEN[0] low, drives BDIRN low, and tri-states the data bus in response.
3.
External logic begins driving valid boot configuration vector on the data bus, and the RC32336 starts sampling it.
4.
External logic negates COLDRSTN and tri-states the boot configuration vector on MDATA[15:0]. The boot configuration vector must not be tri-stated before COLDRSTN is deas-
serted. The RC32336 stops sampling the boot configuration vector.
5.
The RC32336 starts driving the data bus, MDATA[31:0], deasserts BOEN[0] high, and drives BDIRN high.
6.
SYSCLK may be held constant after this point if Hold SYSCLK Constant is selected in the boot configuration vector.
7.
RSTN negated by the RC32336.
8.
CPU begins executing by taking MIPS reset exception, and the RC32336 starts sampling RSTN as a warm reset input.
2
34
5
6
7
8
Trise_6a
Tdz_6d
(RSTN ignored during this period
to allow pull-up to drive signal high)
(RSTN sampled)
Active
Deasserted
Active
CLK
COLDRSTN
RSTN
MDATA[31:0]
Mem Control Signals
>= 4096 CLK clock cycles
(RSTN ignored during this period
to allow pull-up to drive signal high)
1.
Warm reset condition caused by either RSTN asserted, write to reset register, or bus transaction timer time-out. The RC32336 asserts RSTN output low in response.
2.
The RC32336 tri-states the data bus, MDATA[31:0], and deasserts all memory control signals, such as RASN, CASN, RWN, OEN, etc.
3.
The RC32336 deasserts RSTN.
4.
The RC32336 starts driving the data bus, MDATA[31:0], again, but does not sample the RSTN input.
5.
CPU begins executing by taking a MIPS soft reset exception and also starts sampling the RSTN input again.
FFFF_FFFF
12
3
4
5
Tzd_6d
Tdz_6d
(RSTN sampled)
相關PDF資料
PDF描述
IDT79RC32T351-133DHG IC MPU 32BIT CORE 133MHZ 208-QFP
IDT79RC32V332-150DHG IC PROC 32BIT CPU 150MHZ 208-QFP
IDT79RC32V333-150DHG IC PROC 32BIT CPU 150MHZ 208-QFP
IDT79RC64T575-250DP IC MPU 64BIT EMB 250MHZ 208-QFP
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