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參數(shù)資料
| 型號： | IDT74SSTUBF32866BBFG8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 28/30頁 |
| 文件大小： | 0K |
| 描述： | IC BUFFER 25BIT CONF DDR2 96BGA |
| 標(biāo)準(zhǔn)包裝： | 3,000 |
| 邏輯類型： | 1:1、1:2 可配置寄存緩沖器 |
| 電源電壓： | 1.7 V ~ 1.9 V |
| 位數(shù)： | 25，14 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 96-LFBGA |
| 供應(yīng)商設(shè)備封裝： | 96-CABGA（13.5x5.5） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 74SSTUBF32866BBFG8 |
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IDT74SSTUBF32866B
25-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
COMMERCIAL TEMPERATURE GRADE
25-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
7
IDT74SSTUBF32866B
7067/1
3
Parity and Standby Function Table
Inputs1
Outputs
RESET
DCS
CSR
CLK
Σ of Inputs = H
(D1 - D25)
PAR_IN2
PPO
QERR3
HL
X
↑↓
Even
L
H
HL
X
↑↓
Odd
L
H
L
HL
X
↑↓
Even
H
L
HL
X
↑↓
Odd
H
L
H
HX
L
↑↓
Even
L
H
HX
L
↑↓
Odd
L
H
L
HX
L
↑↓
Even
H
L
HX
L
↑↓
Odd
H
L
H
HH
H
↑↓
X
PPO0
QERR0
H
X
L or H
X
PPO0
QERR0
LX or
Floating
X or
Floating
X or
Floating
X or
Floating
X or Floating
L
H
1
H = HIGH Voltage Level
L = LOW Voltage Level
X = Don’t Care
↑ = LOW to HIGH
↓ = HIGH to LOW
Data Inputs = D2, D3, D5, D6, D8 - D25 when C0 = 0 and C1 = 0.
Data Inputs = D2, D3, D5, D6, D8 - D14 when C0 = 0 and C1 = 1.
Data Inputs = D1 - D6, D8 - D10, D12, D13 when C0 = 1 and C1 = 1.
2
PAR_IN arrives one clock cycle after the data to which it applies when C0 = 0, and two clock cycles when
C0 = 1.
3
This transition assumes QERR is HIGH at the crossing of CLK going HIGH and CLK going LOW. If
QERR is LOW, it stays latched LOW for two clock cycles or until RESET is driven LOW.
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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