參數(shù)資料
型號(hào): IDT72T36125L5BB
廠(chǎng)商: IDT, Integrated Device Technology Inc
文件頁(yè)數(shù): 33/57頁(yè)
文件大?。?/td> 0K
描述: IC FIFO 524X18 5NS 240BGA
標(biāo)準(zhǔn)包裝: 1
系列: 72T
功能: 異步,同步
存儲(chǔ)容量: 9.4K(524 x 18)
數(shù)據(jù)速率: 83MHz
訪(fǎng)問(wèn)時(shí)間: 5ns
電源電壓: 2.375 V ~ 2.625 V
工作溫度: 0°C ~ 70°C
安裝類(lèi)型: 表面貼裝
封裝/外殼: 240-BGA
供應(yīng)商設(shè)備封裝: 240-PBGA(19x19)
包裝: 托盤(pán)
其它名稱(chēng): 72T36125L5BB
39
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72T3645/55/65/75/85/95/105/115/125 2.5V TeraSync
36-BIT FIFO
1K x 36, 2K x 36, 4K x 36, 8K x 36, 16K x 36, 32K x 36, 64K x 36, 128K x 36 and 256K x 36
FEBRUARY 4, 2009
Figure 13. Read Cycle and Read Chip Select (IDT Standard Mode)
RCLK
REN
1
2
5907 drw 18
RCS
Q0 - Qn
WCLK
WEN
Dn
tENS
LAST DATA
Dx
tENS
EF
tA
tREF
tRCSLZ
LAST DATA-1
tRCSHZ
tRCSLZ
tA
tRCSHZ
tSKEW1
(1)
tENH
tENS
tDH
tDS
tENH
NOTES:
1. tSKEW1 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that
EF will go HIGH (after one RCLK cycle plus tREF). If the time between the
rising edge of WCLK and the rising edge of RCLK is less than tSKEW1, then
EF deassertion may be delayed one extra RCLK cycle.
2.
LD = HIGH.
3. First data word latency = tSKEW1 + 1*TRCLK + tREF.
4.
OE is LOW.
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PDF描述
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IDT72T36125L5BBGI 功能描述:IC FIFO 524X18 5NS 240BGA RoHS:是 類(lèi)別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標(biāo)準(zhǔn)包裝:15 系列:74F 功能:異步 存儲(chǔ)容量:256(64 x 4) 數(shù)據(jù)速率:- 訪(fǎng)問(wèn)時(shí)間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類(lèi)型:通孔 封裝/外殼:24-DIP(0.300",7.62mm) 供應(yīng)商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱(chēng):74F433
IDT72T36125L5BBI 功能描述:IC FIFO 524X18 5NS 240BGA RoHS:否 類(lèi)別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標(biāo)準(zhǔn)包裝:15 系列:74F 功能:異步 存儲(chǔ)容量:256(64 x 4) 數(shù)據(jù)速率:- 訪(fǎng)問(wèn)時(shí)間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類(lèi)型:通孔 封裝/外殼:24-DIP(0.300",7.62mm) 供應(yīng)商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱(chēng):74F433
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