- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄9889 > IDT72T36125L5BB (IDT, Integrated Device Technology Inc)IC FIFO 524X18 5NS 240BGA PDF資料下載
參數(shù)資料
| 型號： | IDT72T36125L5BB |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 32/57頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO 524X18 5NS 240BGA |
| 標準包裝： | 1 |
| 系列： | 72T |
| 功能： | 異步，同步 |
| 存儲容量： | 9.4K（524 x 18） |
| 數(shù)據(jù)速率： | 83MHz |
| 訪問時間： | 5ns |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 240-BGA |
| 供應商設備封裝： | 240-PBGA（19x19） |
| 包裝： | 托盤 |
| 其它名稱： | 72T36125L5BB |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁當前第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁
38
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72T3645/55/65/75/85/95/105/115/125 2.5V TeraSync
36-BIT FIFO
1K x 36, 2K x 36, 4K x 36, 8K x 36, 16K x 36, 32K x 36, 64K x 36, 128K x 36 and 256K x 36
FEBRUARY 4, 2009
Figure 11. Write Cycle and Full Flag Timing (IDT Standard Mode)
D0 - Dn
WEN
RCLK
REN
tENH
tENH
Q0 - Qn
DATA READ
NEXT DATA READ
tSKEW1
(1)
5907 drw16
WCLK
NO WRITE
1
2
1
2
NO WRITE
tWFF
tA
tENS
tENS
(1)
tDS
tA
DX
tDH
tCLK
tCLKH
FF
RCS
tENS
tRCSLZ
tWFF
tSKEW1
tCLKL
DX+1
tWFF
tDS
tDH
Figure 12. Read Cycle, Output Enable, Empty Flag and First Data Word Latency (IDT Standard Mode)
5907 drw17
D0 - Dn
tDS
tDH
D0
D1
tDS
tDH
NO OPERATION
RCLK
REN
EF
tCLK
tCLKH
tCLKL
tENH
tREF
tA
tOLZ
Q0 - Qn
OE
WCLK
(1)
tSKEW1
WEN
tENS
tENH
1
2
tOLZ
NO OPERATION
LAST WORD
D0
D1
tENS
tENH
tOHZ
LAST WORD
tREF
tENH
tENS
tA
tREF
tENS
tENH
WCS
tOE
tWCSS
tWCSH
NOTES:
1. tSKEW1 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that
EF will go HIGH (after one RCLK cycle plus tREF). If the time between the
rising edge of WCLK and the rising edge of RCLK is less than tSKEW1, then
EF deassertion may be delayed one extra RCLK cycle.
2.
LD = HIGH.
3. First data word latency = tSKEW1 + 1*TRCLK + tREF.
4.
RCS is LOW.
NOTES:
1. tSKEW1 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that
FF will go HIGH (after one WCLK cycle pus tWFF). If the time between the
rising edge of the RCLK and the rising edge of the WCLK is less than tSKEW1, then the
FF deassertion may be delayed one extra WCLK cycle.
2.
LD = HIGH, OE = LOW, EF = HIGH.
3.
WCS = LOW.
相關PDF資料 |
PDF描述 |
|---|---|
| MAX1068CEEG+T | IC ADC 14BIT 200KSPS 24-QSOP |
| IDT72T18125L5BB | IC FIFO 524X18 2.5V 5NS 240BGA |
| VI-J3T-MX-F2 | CONVERTER MOD DC/DC 6.5V 75W |
| ICL3232ECV-20ZT | IC 2DRVR/2RCVR RS232 3V 20-TSSOP |
| MAX166ACWP+ | IC ADC 8BIT MPU COMP 20-SOIC |
相關代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| IDT72T36125L5BBG | 功能描述:IC FIFO 524X18 5NS 240BGA RoHS:是 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標準包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應商設備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
| IDT72T36125L5BBGI | 功能描述:IC FIFO 524X18 5NS 240BGA RoHS:是 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標準包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應商設備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
| IDT72T36125L5BBI | 功能描述:IC FIFO 524X18 5NS 240BGA RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標準包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應商設備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
| IDT72T36125L6-7BB | 功能描述:IC FIFO 524X18 6-7NS 240BGA RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標準包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應商設備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
| IDT72T36135ML5BB | 功能描述:IC FIFO 1MX18 5NS 240BGA RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標準包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應商設備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
發(fā)布緊急采購，3分鐘左右您將得到回復。