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參數(shù)資料
| 型號： | IDT5T9820NLI8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 35/36頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK DRIVER ZD PLL 68-VFQFPN |
| 產(chǎn)品變化通告： | Product Discontinuation 05/Jan/2011 |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 類型： | PLL 時(shí)鐘驅(qū)動(dòng)器 |
| PLL： | 帶旁路 |
| 輸入： | eHSTL，HSTL，LVPECL，LVTTL |
| 輸出： | eHSTL，HSTL，LVTTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:10 |
| 差分 - 輸入:輸出： | 是/無 |
| 頻率 - 最大： | 250MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 68-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 68-VFQFPN（10x10） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 5T9820NLI8 |
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8
INDUSTRIALTEMPERATURERANGE
IDT5T9820
EEPROM PROGRAMMABLE 2.5V ZERO DELAY PLL CLOCK DRIVER
JTAG/ I2C SERIAL CONFIGURATIONS: SKEW OR FREQUENCY SELECT(1)
Bit 4, 9, 14,
Bit 3, 8, 13,
Bit 2, 7, 12,
Bit 1, 6, 11,
Bit 0, 5, 10,
Output Skew
19, 24, 29
18, 23, 28
17, 22, 27
16, 21, 26
15, 20, 25
0
Zero Skew
1
0
Inverted
1
0
1
Divide-by-2
1
0
1
0
Divide-by-4
NOTE
:
1. All other states that are undefined in the table will result in zero skew.
JTAG/ I2C SERIAL CONFIGURATIONS: FB DIVIDE-BY-N(1)
Bit 51
Bit 50
Bit 49
Bit 48
Divide-by-N
Permitted Output Divide-by-N connected to FB and FB/VREF2 (2)
0
1
1, 2, 4
0
1
2
1, 2
00
1
0
3
1
0
1
4
1, 2
0
1
0
5
1, 2
0
1
0
1
6
1, 2
01
1
0
8
1
01
1
10
1
10
0
12
1
NOTES:
1. All other states that are undefined in the table will be reserved.
2. Permissible output division ratios connected to FB and FB/VREF2. The frequencies of the REF[1:0] and REF [1:0]/VREF[1:0] inputs will be Fvco/N when the parts are
configured for frequency multiplication by using an undivided output for FB and FB/VREF2 and setting N (N = 1-6, 8, 10, 12).
EXTERNALDIFFERENTIALFEEDBACK
By providing a dedicated external differential feedback, the IDT5T9820
gives users flexibility with regard to divide selection. The FB and FB/
VREF2 signals are compared with the input REF[1:0] and REF[1:0]/VREF[1:0]
signals at the phase detector in order to drive the VCO. Phase differ-
ences cause the VCO of the PLL to adjust upwards or downwards
accordingly.
An internal loop filter moderates the response of the VCO to the
phase detector. The loop filter transfer function has been chosen to
provide minimal jitter (or frequency variation) while still providing accu-
rate responses to input frequency changes.
INPUT/OUTPUT SELECTION(1)
Input
Output(2)
2.5V LVTTL SE
2.5VLVTTL,
1.8V LVTTL SE
1.8VLVTTL,
2.5V LVTTL DSE
HSTL,
1.8V LVTTL DSE
eHSTL
LVEPECL DSE
eHSTL DSE
HSTL DSE
2.5V LVTTL DIF
1.8V LVTTL DIF
LVEPECL DIF
eHSTL DIF
HSTL DIF
NOTES:
1. The INPUT/OUTPUT SELECTION Table describes the total possible combinations
of input and output interfaces. Single-Ended (SE) inputs in a single-ended mode require
the REF[1:0] /VREF[1:0] and FB/VREF2 pins to be left floating. Differential Single-Ended
(DSE) is for single-ended operation in differential mode, requiring VREF[1:0] and VREF2.
Differential (DIF) inputs are used only in differential mode.
2. For each output bank.
MASTER RESET FUNCTIONALITY
The IDT5T9820 performs a reset of the internal output divide circuitry
when all five output banks are disabled by toggling the nSOE pins
HIGH. When one or more banks of outputs are enabled by toggling the
nSOE LOW (if the corresponding nSOE programming bits are also set
LOW), the divide circuitry starts again from a known state. In the case
that the FB output is selected for divide-by-2 or divide-by-4, the FB
output will stop toggling while all five nSOE pins and bits are LOW, and
loss of lock will occur.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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