JTAG/ I2
參數(shù)資料
型號(hào)： IDT5T9820NLI8
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 33/36頁(yè)
文件大?。?/td> 0K
描述： IC CLK DRIVER ZD PLL 68-VFQFPN
產(chǎn)品變化通告： Product Discontinuation 05/Jan/2011
標(biāo)準(zhǔn)包裝： 2,500
類型： PLL 時(shí)鐘驅(qū)動(dòng)器
PLL： 帶旁路
輸入： eHSTL，HSTL，LVPECL，LVTTL
輸出： eHSTL，HSTL，LVTTL
電路數(shù)： 1
比率 - 輸入:輸出： 2:10
差分 - 輸入:輸出： 是/無(wú)
頻率 - 最大： 250MHz
除法器/乘法器： 是/無(wú)
電源電壓： 2.3 V ~ 2.7 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 68-VFQFN 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 68-VFQFPN（10x10）
包裝： 帶卷 (TR)
其它名稱： 5T9820NLI8
6
INDUSTRIALTEMPERATURERANGE
IDT5T9820
EEPROM PROGRAMMABLE 2.5V ZERO DELAY PLL CLOCK DRIVER
JTAG/ I2C SERIAL DESCRIPTION
Bit
Description
95:62 Reserved Bits. Set bits 95:62 to '0'.
61
Input Interface Selection for control pins (REF_SEL, PD, PLL_EN, OMODE, nsOE ). When bit 61 is ‘1’, the control pins are 2.5V LVTTL. When bit 61 is ‘0’,
the control pins are 1.8V LVTTL.
60
VCO Frequency Range. When ‘0’, range is 50MHz-125MHz. When ‘1’, range is 100MHz-250MHz.
59
Output’s Disable State. See corresponding external pin OMODE in Pin Description table.
58
Positive/Negative Edge Control. When ‘0’/’1’, the outputs are synchronized with the negative/positive edge of the reference clock.
57
PLL Enable/Disable. See corresponding external pin PLL_EN in Pin Description table.(1)
56
Output Enable/Disable for 1Q[1:0] outputs. See corresponding external pin 1sOE in Pin Description table.
55
Output Enable/Disable for 2Q[1:0] outputs. See corresponding external pin 2sOE in Pin Description table.
54
Output Enable/Disable for 3Q[1:0] outputs. See corresponding external pin 3sOE in Pin Description table.
53
Output Enable/Disable for 4Q[1:0] outputs. See corresponding external pin 4sOE in Pin Description table.
52
Output Enable/Disable for 5Q[1:0] outputs. See corresponding external pin 5sOE in Pin Description table.
51
FB Divide-by-N selection
50
FB Divide-by-N selection
49
FB Divide-by-N selection
48
FB Divide-by-N selection
47
Output drive strength selection for 2.5V LVTTL, 1.8V LVTTL, or HSTL/eHSTL on bank 1
46
Output drive strength selection for 2.5V LVTTL, 1.8V LVTTL, or HSTL/eHSTL on bank 1
45
Output drive strength selection for 2.5V LVTTL, 1.8V LVTTL, or HSTL/eHSTL on bank 2
44
Output drive strength selection for 2.5V LVTTL, 1.8V LVTTL, or HSTL/eHSTL on bank 2
43
Output drive strength selection for 2.5V LVTTL, 1.8V LVTTL, or HSTL/eHSTL on bank 3
42
Output drive strength selection for 2.5V LVTTL, 1.8V LVTTL, or HSTL/eHSTL on bank 3
41
Output drive strength selection for 2.5V LVTTL, 1.8V LVTTL, or HSTL/eHSTL on bank 4
40
Output drive strength selection for 2.5V LVTTL, 1.8V LVTTL, or HSTL/eHSTL on bank 4
39
Output drive strength selection for 2.5V LVTTL, 1.8V LVTTL, or HSTL/eHSTL on bank 5
38
Output drive strength selection for 2.5V LVTTL, 1.8V LVTTL, or HSTL/eHSTL on bank 5
37
FB output drive strength selection for 2.5V LVTTL, 1.8V LVTTL, or HSTL/eHSTL on FB bank
36
FB output drive strength selection for 2.5V LVTTL, 1.8V LVTTL, or HSTL/eHSTL on FB bank
35
REF0 Input interface selection for 2.5V LVTTL, 1.8V LVTTL, or Differential
34
REF0 Input interface selection for 2.5V LVTTL, 1.8V LVTTL, or Differential
33
REF1 input interface selection for 2.5V LVTTL, 1.8V LVTTL, or Differential
32
REF1 input interface selection for 2.5V LVTTL, 1.8V LVTTL, or Differential
31
FB input interface selection for 2.5V LVTTL, 1.8V LVTTL, or Differential
30
FB input interface selection for 2.5V LVTTL, 1.8V LVTTL, or Differential
29
Divide selection for bank 1
28
Divide selection for bank 1
27
Divide selection for bank 1
26
Divide selection for bank 1
25
Divide selection for bank 1
24
Divide selection for bank 2
23
Divide selection for bank 2
22
Divide selection for bank 2
21
Divide selection for bank 2
NOTE:
1. Only for EEPROM operation; bit 57 must be set to 0 to enable the PLL for proper EEPROM operation. The EEPROM access times are based on the VCO frequency of the PLL
(refer to the EEPROM Operation section).
相關(guān)PDF資料
PDF描述
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參數(shù)描述
IDT5T9821NLGI 功能描述:IC CLK DRIVER ZD PLL 68-VFQFPN RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 時(shí)鐘發(fā)生器，PLL，頻率合成器 系列:- 標(biāo)準(zhǔn)包裝:39 系列:- 類型:* PLL:帶旁路 輸入:時(shí)鐘 輸出:時(shí)鐘 電路數(shù):1 比率 - 輸入:輸出:1:10 差分 - 輸入:輸出:是/是 頻率 - 最大:170MHz 除法器/乘法器:無(wú)/無(wú) 電源電壓:2.375 V ~ 3.465 V 工作溫度:0°C ~ 70°C 安裝類型:* 封裝/外殼:* 供應(yīng)商設(shè)備封裝:* 包裝:*
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