參數(shù)資料
型號： ICS844S42BKILF
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 13/27頁
文件大小： 0K
描述： IC SYNTHESIZER RF FREQ 56-VFQFPN
標準包裝： 260
系列： HiPerClockS™
類型： 頻率合成器
PLL： 帶旁路
輸入： LVCMOS，LVTTL，晶體
輸出： LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:2
差分 - 輸入:輸出： 無/是
頻率 - 最大： 2.592GHz
除法器/乘法器： 是/無
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 56-VFQFN 裸露焊盤
供應商設備封裝： 56-VFQFP-EP（8x8）
包裝： 托盤
其它名稱： 844S42BKILF
ICS844S42BKI REVISION A FEBRUARY 21, 2012
20
2012 Integrated Device Technology, Inc.
ICS844S42I Data Sheet
DUAL OUTPUT RF FREQUENCY SYNTHESIZER
Schematic Example
Figure 7 shows an example of ICS844S42I application schematic. In this example, the device is operated at VDD = VDDOA = VDDOB = 3.3V.
The 18pF parallel resonant 16MHz crystal is used. The C1 and C2 = 22pF and are recommended for frequency accuracy. For differential board
layouts, the C1 and C2 may be slightly adjusted for optimizing frequency accuracy. Two examples of LVPECL terminations and one example
LVDS termination are shown in this schematic. Additional termination approaches are shown in the LVPECL Termination Application Note.
Figure 7. ICS844S42I Schematic Example
C2
22pF
VDDOB
nMR
(U1:40)
NA
2
RU1
1K
(U1:41)
nBYPASS
R13
0
LVPECL
Termination
NA
0
M4
M9
M0
Zo = 50 Ohm
C11
0.1u
Zo = 50 Ohm
nP
L
O
A
D
Zo = 50 Ohm
(U1:14)
M6
M2
VDD
+
-
(U1:30)
U1
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15 16
17
18 19
20 21
22
23 24
25
26
39
38
37
36
35
34
33
32
31
30
29
28
27
52
51 50
49
48 47
46
45 44
43
42
41
40
53
54
55
56
57
58
59
60
61
GND
nc
nBYPASS
nc
VDD
REF_CLK
GND
REF_SEL
XTAL_IN
XTAL_OUT
nMR
LOCK_DT
LEV_SEL
VDD
VD
D
GN
D
P
NA
0
NA
1
NA
2
NB
0
NB
1
NB
2
SD
A
SC
L
nP
LO
A
D
QA
nQA
GND
QB
nQB
VDDOB
nc
VD
D
GN
D
M8 M7
M6 M5
M4
M3 M2
M1
M0 nc
nc
VDDOA
M9
AD
R
0
AD
R
1
VD
D
A
PA
D
PAD1
PAD2
PAD3
PAD4
To Logic
Input
pins
VDDOA
+
-
R1
10
M5
C12
0.1u
LEV_SEL
VDDA
C9
0.1u
R7
50
nQA
VDD
VDDOB
To Logic
Input
pins
VCC = VCCOA= VCCOB = 3.3V
VDD
R14
100
SDA
NB
2
RD1
Not Install
Zo = 50 Ohm
nQ
Logic Control Input Examples
VDD
(U1:28)
LOCK_DT
SD
A
LVDS
Termination_Option
(U1:5)
J1
1
2
3
4
5
C5
0.1u
RD2
1K
Zo = 50 Ohm
REF_SEL
NA
1
M7
NB
0
C10
0.1u
QA
R9
50
VDD
M8
C3
10u
C7
0.1u
QB
XTAL_OUT
NB
1
R2
133
VDD
VDDOA
Q1
LVCMOS_Driv er
GND
nQB
Q
C8
0.1u
Optional
Y-Termination
(U1:15)
R8
50
X1
16MHz, CL=18pF
C6
0.1u
+
-
M3
A
DR0
Zo = 50 Ohm
REF_CLK
R6
82.5
R4
33
3.3V
VDD
A
DR1
R5
82.5
R10
SP
R3
133
Set Logic
Input to
'1'
M1
C4
0.01u
VDD
RU2
Not Install
R11
SP
Set Logic
Input to
'0'
(U1:31)
C1
22pF
SCL
SC
L
XTAL_IN
Zo = 50
R12
0
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