參數(shù)資料
型號： ICS8430S07AKILF
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 20/26頁
文件大?。?/td> 0K
描述： IC CLK GENERATOR PLL 32VFQFN
標(biāo)準(zhǔn)包裝： 490
類型： 時(shí)鐘/頻率發(fā)生器，扇出緩沖器（分配），多路復(fù)用器
PLL： 是
主要目的： Cavium 處理器
輸入： LVCMOS，LVDS，LVPECL，LVTTL，SSTL，晶體
輸出： LVCMOS，LVPECL，LVTTL
電路數(shù)： 1
比率 - 輸入:輸出： 2:7
差分 - 輸入:輸出： 是/是
頻率 - 最大： 133.33MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤
供應(yīng)商設(shè)備封裝： 32-VFQFN（5x5）
包裝： 托盤
ICS8430S07AKI REVISION A SEPTEMBER 3, 2009
3
2009 Integrated Device Technology, Inc.
ICS8430S07I Data Sheet
CLOCK GENERATOR FOR CAVIUM PROCESSORS
Table 1. Pin Descriptions
NOTE: Pullup and Pulldown refer to internal input resistors. See Table 2, Pin Characteristics, for typical values.
Number
Name
Type
Description
1, 15
VDD
Power
Core supply pins.
2
nPLL_SEL
Input
Pulldown
PLL bypass. When LOW, selects PLL (PLL Enable). When HIGH, bypasses
the PLL. LVCMOS/LVTTL interface levels.
3, 4
XTAL_IN,
XTAL_OUT
Input
Parallel resonant crystal interface. XTAL_OUT is the output, XTAL_IN is the
input.
5
nXTAL_SEL
Input
Pulldown
Selects XTAL inputs when LOW. Selects differential clock (CLK, nCLK) input
when HIGH. LVCMOS/LVTTL interface levels.
6
CLK
Input
Pulldown
Non-inverting differential clock input.
7
nCLK
Input
Pullup/
Pulldown
Inverting differential clock input. Internal resistor bias to VDD/2.
8, 20, 21, 27
GND
Power
Power supply ground.
9, 10
PCI_SEL1,
PCI_SEL0
Input
Pulldown
Selects the PCI/PCI-X reference clock output frequency. See Table 3C.
LVCMOS/LVTTL interface levels.
11, 12
DDR_SEL1,
DDR_SEL0
Input
Pulldown
Selects the DDR reference clock output frequency. See Table 3B.
LVCMOS/LVTTL interface levels.
13, 14
nQA, QA
Output
Differential output pair. LVPECL interface levels.
16
VDDA
Power
Analog supply pin.
17
VDDO_B
Power
Bank B output supply pin. 3.3 V or 2.5V supply.
18, 23, 26,
29, 30,
31
QB, QC, QD,
QREF2, QREF1,
QREF0
Output
Single-ended outputs. LVCMOS/LVTTL interface levels.
19
MR/nOE_REF
Input
Pulldown
Active HIGH Master Reset. Active LOW output enable. When logic HIGH, the
internal dividers are reset and the QREF[2:0] outputs are in high impedance
(HI-Z). When logic LOW, the internal dividers and the outputs are enabled.
LVCMOS/ LVTTL interface levels.
22
CORE_SEL
Input
Pulldown
Selects the processor core clock output frequency. The output frequency is
50MHz when LOW, and 33.333MHz when HIGH. See Table 3A.
LVCMOS/LVTTL interface levels.
24
VDDO_C
Power
Bank C output supply pin. 3.3 V or 2.5V supply.
25
VDDO_D
Power
Bank D output supply pin. 3.3 V or 2.5V supply.
28, 32
VDDO_REF
Power
REF bank output supply pins. 3.3 V or 2.5V supply.
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PDF描述
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