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參數(shù)資料
| 型號： | ICS8430S07AKILF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 14/26頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK GENERATOR PLL 32VFQFN |
| 標(biāo)準(zhǔn)包裝： | 490 |
| 類型： | 時鐘/頻率發(fā)生器，扇出緩沖器（分配），多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | Cavium 處理器 |
| 輸入： | LVCMOS，LVDS，LVPECL，LVTTL，SSTL，晶體 |
| 輸出： | LVCMOS，LVPECL，LVTTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:7 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 133.33MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 32-VFQFN（5x5） |
| 包裝： | 托盤 |
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ICS8430S07AKI REVISION A SEPTEMBER 3, 2009
21
2009 Integrated Device Technology, Inc.
ICS8430S07I Data Sheet
CLOCK GENERATOR FOR CAVIUM PROCESSORS
3. Calculations and Equations.
The purpose of this section is to calculate the power dissipation for the LVPECL output pair.
LVPECL output driver circuit and termination are shown in Figure 9.
Figure 9. LVPECL Driver Circuit and Termination
To calculate worst case power dissipation into the load, use the following equations which assume a 50 load, and a termination voltage of
VDD – 2V.
For logic high, VOUT = VOH_MAX = VDD_MAX – 0.9V
(VDD_MAX – VOH_MAX) = 0.9V
For logic low, VOUT = VOL_MAX = VDD_MAX – 1.7V
(VDD_MAX – VOL_MAX) = 1.7V
Pd_H is power dissipation when the output drives high.
Pd_L is the power dissipation when the output drives low.
Pd_H = [(VOH_MAX – (VDD_MAX – 2V))/RL] * (VDD_MAX – VOH_MAX) = [(2V – (VDD_MAX – VOH_MAX))/RL] * (VDD_MAX – VOH_MAX) =
[(2V – 0.9V)/50
] * 0.9V = 19.8mW
Pd_L = [(VOL_MAX – (VDD_MAX – 2V))/RL] * (VDD_MAX – VOL_MAX) = [(2V – (VDD_MAX – VOL_MAX))/RL] * (VDD_MAX – VOL_MAX) =
[(2V – 1.7V)/50
] * 1.7V = 10.2mW
Total Power Dissipation per output pair = Pd_H + Pd_L = 30mW
V
OUT
V
CC
V
CC - 2V
Q1
RL
50
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