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參數(shù)資料
| 型號： | HYS72T32000HU-3S-A |
| 廠商： | QIMONDA AG |
| 元件分類： | DRAM |
| 英文描述： | 240-Pin Unbuffered DDR2 SDRAM Modules |
| 中文描述： | 32M X 72 DDR DRAM MODULE, 0.45 ns, DMA240 |
| 封裝： | GREEN, DIMM-240 |
| 文件頁數(shù)： | 27/73頁 |
| 文件大?。?/td> | 1574K |
| 代理商： | HYS72T32000HU-3S-A |
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Internet Data Sheet
Rev. 1.41, 2006-11
03062006-0GN5-WTPW
27
HYS[64/72]T[16/32/64]0xxHU–[2.5/../5]–A
Unbuffered DDR2 SDRAM Modules
TABLE 18
DRAM Component Timing Parameter by Speed Grade - DDR2–533
Parameter
Symbol
DDR2–533
Unit
Note
1)2)3)4)5)
6)7)
Min.
Max.
DQ output access time from CK / CK
CAS A to CAS B command period
CK, CK high-level width
CKE minimum high and low pulse width
CK, CK low-level width
Auto-Precharge write recovery + precharge
time
Minimum time clocks remain ON after CKE
asynchronously drops LOW
DQ and DM input hold time (differential data
strobe)
DQ and DM input hold time (single ended data
strobe)
DQ and DM input pulse width (each input)
DQS output access time from CK / CK
DQS input low (high) pulse width (write cycle)
DQS-DQ skew (for DQS & associated DQ
signals)
Write command to 1st DQS latching transition
DQ and DM input setup time (differential data
strobe)
DQ and DM input setup time (single ended data
strobe)
DQS falling edge hold time from CK (write
cycle)
DQS falling edge to CK setup time (write cycle)
t
DSS
Clock half period
Data-out high-impedance time from CK / CK
Address and control input hold time
Address and control input pulse width
(each input)
Address and control input setup time
DQ low-impedance time from CK / CK
DQS low-impedance from CK / CK
Mode register set command cycle time
OCD drive mode output delay
Data output hold time from DQS
Data hold skew factor
t
AC
t
CCD
t
CH
t
CKE
t
CL
t
DAL
–500
2
0.45
3
0.45
WR +
t
RP
+500
—
0.55
—
0.55
—
ps
t
CK
t
CK
t
CK
t
CK
t
CK
8)18)
t
DELAY
t
IS
+
t
CK
+
t
IH
—
ns
9)
t
DH
(base)
225
—
ps
10)
t
DH1
(base)
–25
—
ps
11)
t
DIPW
t
DQSCK
t
DQSL,H
t
DQSQ
0.35
–450
0.35
—
—
+
450
—
300
t
CK
ps
t
CK
ps
11)
t
DQSS
t
DS
(base)
– 0.25
100
+ 0.25
—
t
CK
ps
11)
t
DS1
(base)
–25
—
ps
11)
t
DSH
0.2
—
t
CK
0.2
MIN. (
t
CL,
t
CH
)
—
375
0.6
—
t
CK
—
ps
ps
t
CK
t
HP
t
HZ
t
IH
(base)
t
IPW
12)
t
AC.MAX
—
—
13)
11)
t
IS
(base)
t
LZ(DQ)
t
LZ(DQS)
t
MRD
t
OIT
t
QH
t
QHS
250
2
×
t
AC.MIN
t
AC.MIN
2
0
t
HP
–
t
QHS
—
—
t
AC.MAX
t
AC.MAX
—
12
—
400
ps
ps
ps
t
CK
ns
—
ps
11)
14)
14)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HYS72T32000HU-5-A | 240-Pin Unbuffered DDR2 SDRAM Modules |
| HYS72T64020HU | 240-Pin Unbuffered DDR2 SDRAM Modules |
| HYS72T64020HU-2.5-A | 240-Pin Unbuffered DDR2 SDRAM Modules |
| HYS72T64020HU-25F-A | 240-Pin Unbuffered DDR2 SDRAM Modules |
| HYS72T64020HU-3-A | 240-Pin Unbuffered DDR2 SDRAM Modules |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| HYS72T32000HU-5-A | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin Unbuffered DDR2 SDRAM Modules |
| HYS72T512020HR | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin Registered-DDR2-SDRAM Modules |
| HYS72T512020HR-3.7-A | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin Registered-DDR2-SDRAM Modules |
| HYS72T512020HR-5-A | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin Registered-DDR2-SDRAM Modules |
| HYS72T512022EP | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin Dual Die Registered DDR2 SDRAM Modules |
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