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參數(shù)資料
| 型號： | HYS72D64301 |
| 廠商： | QIMONDA |
| 英文描述： | 184 - Pin Registered Double-Data-Rate SDRAM Module |
| 中文描述： | 184 -引腳錄得雙數(shù)據(jù)速率SDRAM模塊 |
| 文件頁數(shù)： | 21/51頁 |
| 文件大?。?/td> | 1115K |
| 代理商： | HYS72D64301 |
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Internet Data Sheet
Rev. 1.42, 2007-01
03292006-7CZA-YS85
21
HYS72D[64/128/256]xxx[G/H]BR–[5/6/7]–B
Registered DDR SDRAM Module
TABLE 15
AC Timing - Absolute Specifications for PC2100
11) The specific requirement is that DQS be valid (HIGH,LOW, or some point on a valid transition) on or before this CK edge. A valid transition
is defined as monotonic and meeting the input slew rate specificationsof the device. When no writes were previously in progress on the
bus, DQS will be transitioning from Hi-Z to logic LOW. If a previous write was in progress, DQS could be HIGH, LOW at this time, depending
on
t
DQSS
.
12) The maximum limit for this parameter is not a device limit. The device operates with a greater value for this parameter, but system
performance (bus turnaround) degrades accordingly.
Parameter
Symbol
–7
Unit
Note/Test
Condition
1)
DDR266A
Min.
Max.
DQ output access time from CK/CK
CK high-level width
Clock cycle time
t
AC
t
CH
t
CK
–0.75
0.45
7
7.5
7.5
0.45
(
t
WR
/
t
CK
)+(
t
RP
/
t
CK
)
0.5
1.75
–0.75
0.35
—
0.75
0.5
0.2
0.2
min. (
t
CL
,
t
CH
)
—
0.9
+0.75
0.55
12
12
12
0.55
—
—
—
+0.75
—
+0.5
1.25
—
—
—
—
+0.75
—
ns
t
CK
—
ns
ns
t
CK
t
CK
ns
ns
ns
t
CK
ns
t
CK
ns
t
CK
t
CK
ns
ns
ns
2)3)4)5)
2)3)4)5)
CL = 3
2)3)4)5)
CL = 2.5
2)3)4)5)
CL = 2.0
2)3)4)5)
CK low-level width
Auto precharge write recovery + precharge time
DQ and DM input hold time
DQ and DM input pulse width (each input)
DQS output access time from CK/CK
DQS input low (high) pulse width (write cycle)
DQS-DQ skew (DQS and associated DQ signals)
Write command to 1
st
DQS latching transition
DQ and DM input setup time
DQS falling edge hold time from CK (write cycle)
DQS falling edge to CK setup time (write cycle)
Clock Half Period
Data-out high-impedance time from CK/CK
Address and control input hold time
t
CL
t
DAL
t
DH
t
DIPW
t
DQSCK
t
DQSL,H
t
DQSQ
t
DQSS
t
DS
t
DSH
t
DSS
t
HP
t
HZ
t
IH
2)3)4)5)
2)3)4)5)6)
2)3)4)5)
2)3)4)5)6)
2)3)4)5)
2)3)4)5)
FBGA
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)7)
fast slew rate
3)4)5)6)8)
1.0
—
ns
slow slew rate
3)4)5)6)8)
Control and Addr. input pulse width (each input)
Address and control input setup time
t
IPW
t
IS
2.2
0.9
—
—
ns
ns
2)3)4)5)9)
fast slew rate
3)4)5)6)8)
1.0
—
ns
slow slew rate
3)4)5)6)8)
Data-out low-impedance time from CK/CK
Mode register set command cycle time
DQ/DQS output hold time from DQS
Data hold skew factor
t
LZ
t
MRD
t
QH
t
QHS
–0.75
2
t
HP
–
t
QHS
—
+0.75
—
—
0.75
ns
t
CK
ns
ns
2)3)4)5)7)
2)3)4)5)
2)3)4)5)
FBGA
2)3)4)5)
相關PDF資料 |
PDF描述 |
|---|---|
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