參數(shù)資料
型號： HY5R256HC
英文描述： -|2.5V|8K|40|Direct RDRAM - 256M
中文描述： - |為2.5V | 8K的| 40 |直接RDRAM的- 256M
文件頁數(shù)： 64/64頁
文件大?。?/td> 4542K
代理商： HY5R256HC
64
Rev.0.9/Dec.2000
Direct RDRAM
256/288-Mbit (512Kx16/18x32s) Preliminary
Table Of Contents
Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Key Timing Parameters/Part Numbers . . . . . . . . . . . 1
Pinouts and Definitions . . . . . . . . . . . . . . . . . . . . . . . 2
Pin Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
General Description . . . . . . . . . . . . . . . . . . . . . . . . . . 5
Packet Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
Field Encoding Summary. . . . . . . . . . . . . . . . . . . . . . 8
DQ Packet Timing . . . . . . . . . . . . . . . . . . . . . . . . . . 10
COLM Packet to D Packet Mapping . . . . . . . . . . . . 10
ROW-to-ROW Packet Interaction . . . . . . . . . . . . . . 12
ROW-to-COL Packet Interaction . . . . . . . . . . . . . . . 13
COL-to-COL Packet Interaction. . . . . . . . . . . . . . . . 14
COL-to-ROW Packet Interaction . . . . . . . . . . . . . . . 15
ROW-to-ROW Examples . . . . . . . . . . . . . . . . . . . . . 16
Row and Column Cycle Description . . . . . . . . . . . . 17
Precharge Mechanisms . . . . . . . . . . . . . . . . . . . . . . 18
Read Transaction - Example . . . . . . . . . . . . . . . . . . 20
Write Transaction - Example . . . . . . . . . . . . . . . . . . 21
Write/Retire - Examples. . . . . . . . . . . . . . . . . . . . . . 22
Interleaved Write - Example. . . . . . . . . . . . . . . . . . . 24
Interleaved Read - Example . . . . . . . . . . . . . . . . . . 24
Interleaved RRWW . . . . . . . . . . . . . . . . . . . . . . . . . 24
Control Register Transactions . . . . . . . . . . . . . . . . . 26
Control Register Packets . . . . . . . . . . . . . . . . . . . . . 27
Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Control Register Summary. . . . . . . . . . . . . . . . . . . . 30
Power State Management . . . . . . . . . . . . . . . . . . . . 38
Refresh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Current and Temperature Control . . . . . . . . . . . . . . 44
Electrical Conditions . . . . . . . . . . . . . . . . . . . . . . . . 46
Timing Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Timing Characteristics . . . . . . . . . . . . . . . . . . . . . . . 49
Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . 50
RSL Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
RSL - Receive Timing . . . . . . . . . . . . . . . . . . . . . . . 52
RSL - Transmit Timing. . . . . . . . . . . . . . . . . . . . . . . 53
CMOS - Receive Timing . . . . . . . . . . . . . . . . . . . . . 54
CMOS - Transmit Timing . . . . . . . . . . . . . . . . . . . . . 56
RSL - Domain Crossing Window . . . . . . . . . . . . . . . 57
Timing Parameters. . . . . . . . . . . . . . . . . . . . . . . . . . 58
Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . 59
I
DD
- Current Profile . . . . . . . . . . . . . . . . . . . . . . . . . 59
Capacitance and Inductance . . . . . . . . . . . . . . . . . . 60
Center-Bonded uBGA Package. . . . . . . . . . . . . . . . 61
Glossary of Terms . . . . . . . . . . . . . . . . . . . . . . . . . . 62
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PDF描述
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