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參數(shù)資料
| 型號(hào)： | FIN224CMLX |
| 廠(chǎng)商： | Fairchild Semiconductor |
| 文件頁(yè)數(shù)： | 3/9頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC SER/DES 24-BIT BIDIR 40-MLP |
| 標(biāo)準(zhǔn)包裝： | 3,000 |
| 功能： | 串行器/解串器 |
| 輸入類(lèi)型： | LVCMOS |
| 輸出類(lèi)型： | 串行 |
| 輸入數(shù)： | 24 |
| 輸出數(shù)： | 1 |
| 電源電壓： | 1.65 V ~ 3.6 V |
| 工作溫度： | * |
| 安裝類(lèi)型： | 表面貼裝 |
| 封裝/外殼： | 40-WFQFN 裸露焊盤(pán) |
| 供應(yīng)商設(shè)備封裝： | 40-MLP（6x6） |
| 包裝： | 帶卷 (TR) |
2009 Fairchild Semiconductor Corporation
www.fairchildsemi.com
FIN224C Rev. 1.0.9
3
SerD
es
FIN
224C
—
24-
B
it
Low-
P
ower
Serializer/D
eserializer
Table 1.
Serializer / Deserializer, Operation, and Reset Modes
DIRI
S1
S2
Mode of Operation
X
0
Reset Mode
LVCMOS Outputs = High Impedance
LVCMOS Inputs = Known State
1
0
1
Serializer Mode
0
1
0
Deserializer Mode
Application Diagrams
CKREF
STROBE
DP[18:1]
DP[19]
DP[20]
DP[21]
DP[24:22]
S1
S2
DIRI
/DIRO
CKP
CKSO+
CKSO-
DSO+/DSI-
DSO-/DSI+
CKSI+
CKSI-
VDDP VDDS/A
PCLK
DP[17:0]
HSYNC
VSYNC
/CS
Reset
Baseband
Processor
GND
CKSI+
CKSI-
DSO-/DSI+
DSO+/DSI-
CKSO+
CKSO-
GND
Main Display
18-Bit RGB
PCLK
DATA[17:0]
HSYNC
VSYNC
/CS
RESET
VDDP VDDS/A
Serializer
FIN224C
Deserializer
FIN224C
1.8V
2.8V
CKP
DP[18:1]
DP[19]
DP[20]
DP[21]
DP[24:22]
S1
S2
DIRI
/DIRO
CKREF
STROBE
2.8V
CKREF
STROBE
DP[18:1]
DP[19]
DP[20]
DP[21]
DP[24:22]
S1
S2
DIRI
/DIRO
CKP
CKSO+
CKSO-
DSO+/DSI-
DSO-/DSI+
CKSI+
CKSI-
VDDP VDDS/A
PCLK
DP[17:0]
HSYNC
VSYNC
/CS
Reset
Baseband
Processor
GND
CKSI+
CKSI-
DSO-/DSI+
DSO+/DSI-
CKSO+
CKSO-
GND
Main Display
18-Bit RGB
PCLK
DATA[17:0]
HSYNC
VSYNC
/CS
RESET
VDDP VDDS/A
Serializer
FIN224C
Deserializer
FIN224C
1.8V
2.8V
CKP
DP[18:1]
DP[19]
DP[20]
DP[21]
DP[24:22]
S1
S2
DIRI
/DIRO
CKREF
STROBE
2.8V
Figure 3. 18-Bit RGB Interface Block Diagram
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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