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參數(shù)資料
| 型號： | EP2S30F672C4 |
| 廠商： | Altera |
| 文件頁數(shù)： | 300/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 30K 672-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 10 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 1694 |
| 邏輯元件/單元數(shù)： | 33880 |
| RAM 位總計： | 1369728 |
| 輸入/輸出數(shù)： | 500 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
| 其它名稱： | 544-1125 |
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Altera Corporation
2–9
January 2008
Stratix II Device Handbook, Volume 2
TriMatrix Embedded Memory Blocks in Stratix II and Stratix II GX Devices
Figure 2–3. Stratix II and Stratix II GX Address Clock Enable During Read Cycle Waveform
Figure 2–4. Stratix II and Stratix II GX Address Clock Enable During Write Cycle Waveform
Memory Modes
Stratix II and Stratix II GX TriMatrix memory blocks include input
registers that synchronize writes, and output registers to pipeline data to
improve system performance. All TriMatrix memory blocks are fully
synchronous, meaning that all inputs are registered, but outputs can be
either registered or unregistered.
inclock
rden
rdaddress
q (synch)
a0
a1
a2
a3
a4
a5
a6
q (asynch)
an
a0
a4
a5
latched address
(inside memory)
dout0
dout1
dout4
dout1
dout4
dout5
addressstall
a1
doutn-1
dout1
doutn
dout1
dout0
dout1
inclock
wren
wraddress
a0
a1
a2
a3
a4
a5
a6
an
a0
a4
a5
latched address
(inside memory)
addressstall
a1
data
00
01
02
03
04
05
06
contents at a0
contents at a1
contents at a2
contents at a3
contents at a4
contents at a5
XX
04
XX
00
03
01
XX
02
XX
05
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