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參數(shù)資料
| 型號： | EP20K60EFC672-1 |
| 廠商： | ALTERA CORP |
| 元件分類： | PLD |
| 英文描述： | LOADABLE PLD, PBGA672 |
| 封裝： | 27 X 27 MM, 1 MM PITCH, FINE LINE, BGA-672 |
| 文件頁數(shù)： | 86/114頁 |
| 文件大?。?/td> | 4116K |
| 代理商： | EP20K60EFC672-1 |
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IGLOO nano DC and Switching Characteristics
Ad vance v0.2
2-59
Global Resource Characteristics
AGLN125 Clock Tree Topology
Clock delays are device-specific. Figure 2-25 is an example of a global tree used for clock routing.
The global tree presented in Figure 2-25 is driven by a CCC located on the west side of the
AGLN125 device. It is used to drive all D-flip-flops in the device.
Figure 2-25 Example of Global Tree Use in an AGLN125 Device for Clock Routing
Central
Global Rib
VersaTile
Rows
Global Spine
CCC
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP20K60EFC672-2 | LOADABLE PLD, PBGA672 |
| EP20K60EFC672-3 | LOADABLE PLD, PBGA672 |
| EP20K60EFC672 | LOADABLE PLD, PBGA672 |
| EP20K60EQC208 | LOADABLE PLD, PQFP208 |
| EP20K60EQC240 | LOADABLE PLD, PQFP240 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP20K60EFI144-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K60EFI144-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K60EFI144-3ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K60EFI324-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K60EFI324-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
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