參數(shù)資料
型號(hào)： EP20K400EBC652
廠商： ALTERA CORP
元件分類： PLD
英文描述： LOADABLE PLD, PBGA652
封裝： 45 X 45 MM, 1.27 MM PITCH, BGA-652
文件頁(yè)數(shù)： 94/114頁(yè)
文件大?。?/td> 4116K
代理商： EP20K400EBC652
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IGLOO nano DC and Switching Characteristics
2- 66
Advance v0.2
Clock Conditioning Circuits
CCC Electrical Specifications
Timing Characteristics
Table 2-92 IGLOO nano CCC/PLL Specification
For IGLOO nano V2 or V5 devices, 1.5 V DC Core Supply Voltage
Parameter
Min.
Typ.
Max.
Units
Clock Conditioning Circuitry Input Frequency fIN_CCC
1.5
250
MHz
Clock Conditioning Circuitry Output Frequency fOUT_CCC
0.75
250
MHz
Delay Increments in Programmable Delay Blocks 1, 2
360
ps
Number of Programmable Values in Each Programmable Delay Block
32
Serial Clock (SCLK) for Dynamic PLL 5
100
Input Cycle-to-Cycle Jitter (peak magnitude)
1
ns
CCC Output Peak-to-Peak Period Jitter FCCC_OUT
Max Peak-to-Peak Period Jitter
1 Global
Network
Used
External
FB Used
3 Global
Networks
Used
0.75 MHz to 24 MHz
0.50%
0.75%
0.70%
24 MHz to 100 MHz
1.00%
1.50%
1.20%
100 MHz to 250 MHz
2.50%
3.75%
2.75%
Acquisition Time
LockControl = 0
300
s
LockControl = 1
6.0
ms
Tracking Jitter
LockControl = 0
2.5
ns
LockControl = 1
1.5
ns
Output Duty Cycle
48.5
51.5
%
Delay Range in Block: Programmable Delay 1 1, 2
1.25
15.65
ns
Delay Range in Block: Programmable Delay 2 1, 2
0.025
15.65
ns
Delay Range in Block: Fixed Delay 1, 2
3.5
ns
Notes:
1. This delay is a function of voltage and temperature. See Table 2-6 on page 2-6 and Table 2-7 on page 2-7
for deratings.
2. TJ = 25°C, VCC = 1.5 V
3. The AGLN010, AGLN015, and AGLN020 devices do not support PLL.
4. Tracking jitter is defined as the variation in clock edge position of PLL outputs with reference to the PLL
input clock edge. Tracking jitter does not measure the variation in PLL output period, which is covered by
the period jitter parameter.
5. Maximum value obtained for a STD speed grade device in Worst-Case Commercial conditions. For specific
junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 and Table 2-7 on page 2-7
for derating values.
相關(guān)PDF資料
PDF描述
EP20K400EFC672 LOADABLE PLD, PBGA672
EP20K60EFC144 LOADABLE PLD, PBGA144
EP20K60EFC324 LOADABLE PLD, PBGA324
EP20K60EFC484-1 LOADABLE PLD, PBGA484
EP20K60EFC484-2 LOADABLE PLD, PBGA484
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參數(shù)描述
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EP20K400EBC652-1ES 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA
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