參數(shù)資料
型號： EP20K400EBC652
廠商： ALTERA CORP
元件分類： PLD
英文描述： LOADABLE PLD, PBGA652
封裝： 45 X 45 MM, 1.27 MM PITCH, BGA-652
文件頁數(shù)： 86/114頁
文件大?。?/td> 4116K
代理商： EP20K400EBC652
IGLOO nano DC and Switching Characteristics
Ad vance v0.2
2-59
Global Resource Characteristics
AGLN125 Clock Tree Topology
Clock delays are device-specific. Figure 2-25 is an example of a global tree used for clock routing.
The global tree presented in Figure 2-25 is driven by a CCC located on the west side of the
AGLN125 device. It is used to drive all D-flip-flops in the device.
Figure 2-25 Example of Global Tree Use in an AGLN125 Device for Clock Routing
Central
Global Rib
VersaTile
Rows
Global Spine
CCC
相關PDF資料
PDF描述
EP20K400EFC672 LOADABLE PLD, PBGA672
EP20K60EFC144 LOADABLE PLD, PBGA144
EP20K60EFC324 LOADABLE PLD, PBGA324
EP20K60EFC484-1 LOADABLE PLD, PBGA484
EP20K60EFC484-2 LOADABLE PLD, PBGA484
相關代理商/技術參數(shù)
參數(shù)描述
EP20K400EBC652-1 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 1664 Macros 488 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP20K400EBC652-1ES 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA
EP20K400EBC652-1N 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 1664 Macros 488 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP20K400EBC652-1X 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 1664 Macros 488 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP20K400EBC652-2 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 1664 Macros 488 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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