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參數(shù)資料
| 型號： | EP20K100QI240-2 |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 110/114頁 |
| 文件大小： | 1623K |
| 代理商： | EP20K100QI240-2 |
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Altera Corporation
95
APEX 20K Programmable Logic Device Family Data Sheet
ESB Timing Microparameters, fMAX Routing Delays, Minimum Pulse
Width Timing Parameters, External Timing Parameters, and External
Bidirectional Timing Parameters for EP20K200E APEX 20KE devices.
Table 76. EP20K160E External Bidirectional Timing Parameters
Symbol
-1
-2
-3
Unit
Min
Max
Min
Max
Min
Max
tINSUBIDIR
2.86
3.24
3.54
ns
tINHBIDIR
0.00
ns
tOUTCOBIDIR
2.00
5.07
2.00
5.59
2.00
6.13
ns
tXZBIDIR
7.43
8.23
8.58
ns
tZXBIDIR
7.43
8.23
8.58
ns
tINSUBIDIRPLL
4.93
5.48
-
ns
tINHBIDIRPLL
0.00
-
ns
tOUTCOBIDIRPLL
0.50
3.00
0.50
3.35
-
ns
tXZBIDIRPLL
5.36
5.99
-
ns
tZXBIDIRPLL
5.36
5.99
-
ns
Table 77. EP20K200E fMAX LE Timing Microparameters
Symbol
-1
-2
-3
Unit
Min
Max
Min
Max
Min
Max
tSU
0.23
0.24
0.26
ns
tH
0.23
0.24
0.26
ns
tCO
0.26
0.31
0.36
ns
tLUT
0.70
0.90
1.14
ns
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PDF描述 |
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