- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄97921 > EP20K100QC208-1ES White LED Driver with PWM Dimming; Temperature Range: -40°C to 85°C; Package: 8-TDFN T&R PDF資料下載
參數(shù)資料
| 型號： | EP20K100QC208-1ES |
| 英文描述： | White LED Driver with PWM Dimming; Temperature Range: -40°C to 85°C; Package: 8-TDFN T&R |
| 中文描述： | FPGA的 |
| 文件頁數(shù)： | 90/114頁 |
| 文件大?。?/td> | 1623K |
| 代理商： | EP20K100QC208-1ES |
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Altera Corporation
77
APEX 20K Programmable Logic Device Family Data Sheet
timing microparameters for the fMAX timing model.
Table 38. APEX 20KE LE Timing Microparameters
Symbol
Parameter
tSU
LE register setup time before clock
tH
LE register hold time after clock
tCO
LE register clock-to-output delay
tLUT
LUT delay for data-in to data-out
Table 39. APEX 20KE ESB Timing Microparameters
Symbol
Parameter
tESBARC
ESB Asynchronous read cycle time
tESBSRC
ESB Synchronous read cycle time
tESBAWC
ESB Asynchronous write cycle time
tESBSWC
ESB Synchronous write cycle time
tESBWASU
ESB write address setup time with respect to WE
tESBWAH
ESB write address hold time with respect to WE
tESBWDSU
ESB data setup time with respect to WE
tESBWDH
ESB data hold time with respect to WE
tESBRASU
ESB read address setup time with respect to RE
tESBRAH
ESB read address hold time with respect to RE
tESBWESU
ESB WE setup time before clock when using input register
tESBDATASU
ESB data setup time before clock when using input register
tESBWADDRSU
ESB write address setup time before clock when using input
registers
tESBRADDRSU
ESB read address setup time before clock when using input
registers
tESBDATACO1
ESB clock-to-output delay when using output registers
tESBDATACO2
ESB clock-to-output delay without output registers
tESBDD
ESB data-in to data-out delay for RAM mode
tPD
ESB Macrocell input to non-registered output
tPTERMSU
ESB Macrocell register setup time before clock
tPTERMCO
ESB Macrocell register clock-to-output delay
相關PDF資料 |
PDF描述 |
|---|---|
| EP20K100QC208-2 | Field Programmable Gate Array (FPGA) |
| EP20K100QC208-2ES | FPGA |
| EP20K100QC208-3 | Field Programmable Gate Array (FPGA) |
| EP20K100QC208-3ES | FPGA |
| EP20K100QC240-1 | Field Programmable Gate Array (FPGA) |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| EP20K100QC208-1X | 制造商:Altera Corporation 功能描述:IC FPGA 159 I/O 208QFP 制造商:Altera Corporation 功能描述:IC APEX 20K FPGA 208QFP |
| EP20K100QC208-2 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 416 Macro 159 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K100QC208-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K100QC208-2X | 制造商:Altera Corporation 功能描述:IC APEX 20K FPGA 208PQFP |
| EP20K100QC208-3 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 416 Macro 159 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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