參數資料
| 型號： | EP1S20F780I6N |
| 廠商： | Altera |
| 文件頁數： | 599/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 20K LE 780-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數： | 1846 |
| 邏輯元件/單元數： | 18460 |
| RAM 位總計： | 1669248 |
| 輸入/輸出數： | 586 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 780-BBGA |
| 供應商設備封裝： | 780-FBGA（29x29） |
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7–60
Altera Corporation
Stratix Device Handbook, Volume 2
September 2004
Arithmetic Functions
Magnitude
Phase angle
θ = tan-1(b/a)
This conversion is useful in different applications, such as position
control and position monitoring in robotics. It is also important to have
these transformations at very high speeds to accommodate real-time
processing.
Arithmetic Function Implementation
A common approach to implementing these arithmetic functions is using
the coordinate rotation digital computer (CORDIC) algorithm. The
CORDIC algorithm calculates the trigonometric functions of sine, cosine,
magnitude, and phase using an iterative process. It is made up of a series
of micro-rotations of the vector by a set of predetermined constants,
which are powers of 2.
Using binary arithmetic, this algorithm essentially replaces multipliers
with shift and add operations. In Stratix devices, it is possible to calculate
some of these arithmetic functions directly, without having to implement
the CORDIC algorithm.
This section describes a design example that calculates the magnitude of
a 9-bit signed vector (a,b) using a pipelined version of the square root
function available at the Altera IP Megastore. To calculate the sum of the
squares of the input (a2 + b2), configure the DSP block in the two-
multipliers adder mode. The square root function is implemented using
an iterative algorithm similar to the long division operation. The binary
numbers are paired off, and subtracted by a trial number. Depending on
if the remainder is positive or negative, each bit of the square root is
determined and the process is repeated. This square root function does
not require memory and is implemented in logic cells only.
In this example, the input bit precision (IN_PREC) feeding into the square
root macro is set to twenty, and the output precision (OUT_PREC) is set to
ten. The number of precision bits is parameterizable. Also, there is a third
parameter, PIPELINE, which controls the architecture of the square root
macro. If this parameter is set to YES, it includes pipeline stages in the
square root macro. If set to NO, the square root macro becomes a single-
cycled combinatorial function.
Figure 7–38 shows the implementation the magnitude design.
ma
2
b
2
+
=
相關PDF資料 |
PDF描述 |
|---|---|
| BR24L08F-WE2 | IC EEPROM 8KBIT 400KHZ 8SOP |
| ACB92DHRN-S378 | EDGECARD EXT PCI64 184POS 5V |
| EP1S20F780C5N | IC STRATIX FPGA 20K LE 780-FBGA |
| A1460A-1PQ160C | IC FPGA 6K GATES 160-PQFP |
| ABB92DHRN-S378 | CONN EDGECARD PCI64 184PS .05 5V |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| EP1S25B1508C5ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25B1508C6ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25B1508C7ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25B1508I5ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
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