參數資料
| 型號： | EP1S20F780I6N |
| 廠商： | Altera |
| 文件頁數： | 402/864頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 20K LE 780-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數： | 1846 |
| 邏輯元件/單元數： | 18460 |
| RAM 位總計： | 1669248 |
| 輸入/輸出數： | 586 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 780-BBGA |
| 供應商設備封裝： | 780-FBGA（29x29） |
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4–32
Altera Corporation
Stratix Device Handbook, Volume 2
June 2006
I/O Pad Placement Guidelines
Bidirectional Pins
Bidirectional pads must satisfy input and output guidelines
simultaneously. If the bidirectional pads are all controlled by the same OE
and there are no other outputs or voltage referenced inputs in the bank,
then there is no case where there is a voltage referenced input active at the
same time as an output. Therefore, the output limitation does not apply.
However, since the bidirectional pads are linked to the same OE, the
bidirectional pads act as inputs at the same time. Therefore, the input
limitation of 40 input pads (20 on each side of the VREF pad) applies.
If any of the bidirectional pads are controlled by different output enables
(OE) and there are no other outputs or voltage referenced inputs in the
bank, then there may be a case where one group of bidirectional pads is
acting as inputs while another group is acting as outputs. In such cases,
apply the formulas shown in Table 4–8.
Consider a thermally enhanced FineLine BGA package with eight
bidirectional pads controlled by OE1, eight bidirectional pads controlled
by OE2, and six bidirectional pads controlled by OE3. While this totals 22
bidirectional pads, it is safely allowable because there would be a
maximum of 16 outputs per VREF pad possible assuming the worst case
where OE1 and OE2 are active and OE3 is inactive. This is particularly
relevant in DDR SDRAM applications.
When at least one additional voltage referenced input and no other
outputs exist in the same VREF bank, then the bidirectional pad limitation
must simultaneously adhere to the input and output limitations. See the
following equation.
<Total number of bidirectional pads> + <Total number of input pads>
≤40 (20 on
each side of the VREF pad)
Table 4–8. Input-Only Bidirectional Pin Limitation Formulas
Package Type
Formula
Thermally enhanced FineLine BGA and
thermally enhanced BGA cavity up
<Total number of bidirectional pads> – <Total number of pads from the
smallest group of pads controlled by an OE>
≤20 (per VREF pad)
Non-thermally enhanced cavity up and
non-thermally enhanced FineLine BGA
<Total number of bidirectional pads> – <Total number of pads from the
smallest group of pads controlled by an OE>
≤15 (per VREF pad).
相關PDF資料 |
PDF描述 |
|---|---|
| BR24L08F-WE2 | IC EEPROM 8KBIT 400KHZ 8SOP |
| ACB92DHRN-S378 | EDGECARD EXT PCI64 184POS 5V |
| EP1S20F780C5N | IC STRATIX FPGA 20K LE 780-FBGA |
| A1460A-1PQ160C | IC FPGA 6K GATES 160-PQFP |
| ABB92DHRN-S378 | CONN EDGECARD PCI64 184PS .05 5V |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EP1S25 | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25B1508C5ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25B1508C6ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25B1508C7ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25B1508I5ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
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