參數(shù)資料
型號： DS3170N+
廠商： Maxim Integrated Products
文件頁數(shù)： 70/230頁
文件大?。?/td> 0K
描述： IC TXRX DS3/E3 100-CSBGA
產(chǎn)品培訓模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標準包裝： 640
功能： 單芯片收發(fā)器
接口： DS3，E3
電路數(shù)： 1
電源電壓： 3.135 V ~ 3.465 V
電流 - 電源： 120mA
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-LBGA，CSBGA
供應商設備封裝： 100-CSBGA（11x11）
包裝： 托盤
包括： DS3 調幀器，E3 調幀器，HDLC 控制器，芯片內 BERT
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DS3170 DS3/E3 Single-Chip Transceiver
161 of 230
Register Name:
HDLC.RSRIE
Register Description:
HDLC Receive Status Register Interrupt Enable
Register Address:
0B8h
Bit #
15
14
13
12
11
10
9
8
Name
--
Default
0
Bit #
7
6
5
4
3
2
1
0
Name
RFOIE
--
RPEIE
RPSIE
RFFIE
--
RHDAIE
Default
0
Bit 7: Receive FIFO Overflow Interrupt Enable (RFOIE) – This bit enables an interrupt if the RFOL bit is set and
the bit in GL.ISRIE.PSRIE[4:1] that corresponds to this port is set.
0 = interrupt disabled
1 = interrupt enabled
Bit 4: Receive Packet End Interrupt Enable (RPEIE) – This bit enables an interrupt if the RPEL bit is set and the
bit in GL.ISRIE.PSRIE[4:1] that corresponds to this port is set.
0 = interrupt disabled
1 = interrupt enabled
Bit 3: Receive Packet Start Interrupt Enable (RPSIE) – This bit enables an interrupt if the RPSL bit is set and the
bit in GL.ISRIE.PSRIE[4:1] that corresponds to this port is set.
0 = interrupt disabled
1 = interrupt enabled
Bit 2: Receive FIFO Full Interrupt Enable (RFFIE) – This bit enables an interrupt if the RFFL bit is set and the bit
in GL.ISRIE.PSRIE[4:1] that corresponds to this port is set.
0 = interrupt disabled
1 = interrupt enabled
Bit 0: Receive HDLC Data Available Interrupt Enable (RHDAIE) – This bit enables an interrupt if the RHDAL bit
is set and the bit in GL.ISRIE.PSRIE[4:1] that corresponds to this port is set.
0 = interrupt disabled
1 = interrupt enabled
Register Name:
HDLC.RFDR
Register Description:
HDLC Receive FIFO Data Register
Register Address:
0BCh
Bit #
15
14
13
12
11
10
9
8
Name
RFD7
RFD6
RFD5
RFD4
RFD3
RFD2
RFD1
Default
RFD0
X
Bit #
7
6
5
4
3
2
1
0
Name
--
RPS2
RPS1
RPS0
Default
RFDV
0
X
0
Note: The FIFO data and status are updated when the Receive FIFO Data (RFD[7:0]) is read (upper byte read).
When this register is read eight bits at a time, a read of the lower byte will reflect the status of the next read of the
upper byte, and reading the upper byte when RFDV=0 may result in a loss of data.
Bits 15 to 8: Receive FIFO Data (RFD[7:0]) – These eight bits are the packet data stored in the Receive FIFO.
RFD[7] is the MSB, and RFD[0] is the LSB. If bit reordering is disabled, RFD[0] is the first bit received, and RFD[7]
is the last bit received. If bit reordering is enabled, RFD[7] is the first bit received, and RFD[0] is the last bit
received.
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PDF描述
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