- 您現在的位置：買賣IC網 > PDF目錄1914 > DS21Q55 (Maxim Integrated Products)IC TXRX QUAD T1/E1/J1 SCT 256BGA PDF資料下載
參數資料
| 型號： | DS21Q55 |
| 廠商： | Maxim Integrated Products |
| 文件頁數： | 51/237頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TXRX QUAD T1/E1/J1 SCT 256BGA |
| 標準包裝： | 40 |
| 功能： | 收發(fā)器 |
| 接口： | E1，J1，T1 |
| 電路數： | 4 |
| 電源電壓： | 3.14 V ~ 3.47 V |
| 電流 - 電源： | 75mA |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-BBGA |
| 供應商設備封裝： | 256-BGA（27x27） |
| 包裝： | 托盤 |
| 包括： | BERT 發(fā)生器和檢測器，雙路 HDLC 控制器 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁當前第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁
DS21Q55 Quad T1/E1/J1 Transceiver
144 of 237
21.4Receive HDLC Code Example
The following is an example of a receive HDLC routine:
1)
Reset receive HDLC controller.
2)
Set HDLC mode, mapping, and high watermark.
3)
Start new message buffer.
4)
Enable RPE and RHWM interrupts.
5)
Wait for interrupt.
6)
Disable RPE and RHWM interrupts.
7)
Read HxRPBA register. N = HxRPBA (lower 7 bits are byte count, MSB is status).
8)
Read (N and 7Fh) bytes from receive FIFO and store in message buffer.
9)
Read INFO5 register.
10)
If PS2, PS1, PS0 = 000, then go to Step 4.
11)
If PS2, PS1, PS0 = 001, then packet terminated OK, save present message buffer.
12)
If PS2, PS1, PS0 = 010, then packet terminated with CRC error.
13)
If PS2, PS1, PS0 = 011, then packet aborted.
14)
If PS2, PS1, PS0 = 100, then FIFO overflowed.
15)
Go to Step 3.
21.5Legacy FDL Support (T1 Mode)
21.5.1 Overview
To provide backward compatibility to the older DS21x52 T1 device, the DS21Q55 maintains the circuitry
that existed in the previous generation of the T1 framer. In new applications, it is recommended that the
21.5.2 Receive Section
In the receive section, the recovered FDL bits or Fs bits are shifted bit-by-bit into the receive FDL
register (RFDL). Because the RFDL is 8 bits in length, it fills up every 2ms (8 x 250s). The framer
signals an external microcontroller that the buffer has filled through the SR8.3 bit. If enabled through
IMR8.3, the INT pin toggles low, indicating that the buffer has filled and needs to be read. The user has
2ms to read this data before it is lost. If the byte in the RFDL matches either of the bytes programmed
into the RFDLM1 or RFDLM2 registers, then the SR8.1 bit is set to a 1 and the INT pin toggles low if
enabled through IMR8.1. This feature allows an external microcontroller to ignore the FDL or Fs pattern
until an important event occurs.
The framer also contains a zero destuffer, which is controlled through the T1RCR2.3 bit. In both ANSI
T1.403 and TR54016, communications on the FDL follows a subset of an LAPD protocol. The LAPD
protocol states that no more than five 1s should be transmitted in a row so that the data does not resemble
an opening or closing flag (01111110) or an abort signal (11111111). If enabled through T1RCR2.3, the
device automatically looks for five 1s in a row, followed by a 0. If it finds such a pattern, it automatically
removes the zero. If the zero destuffer sees six or more 1s in a row followed by a 0, the 0 is not removed.
The T1RCR2.3 bit should always be set to a 1 when the device is extracting the FDL. Refer to
Application Note 335: DS2141A, DS2151 Controlling the FDL for information about using the DS21Q55
in FDL applications in this legacy support mode.
相關PDF資料 |
PDF描述 |
|---|---|
| DS21Q59LN+ | IC TXRX E1 QUAD 100-LQFP |
| DS21S07AS+T&R | IC TERMINATOR SCSI 16-SOIC |
| DS21T05Z/T&R | IC TERMINATOR SCSI 150MIL 16SOIC |
| DS21T07S+T&R | IC TERMINATOR SCSI 16-SOIC |
| DS2250-64-16+ | IC MCU 64KB 16MHZ 40-SIMM |
相關代理商/技術參數 |
參數描述 |
|---|---|
| DS21Q552 | 功能描述:網絡控制器與處理器 IC 5V Quad T1 Transceiver RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數量: 數據速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS21Q552+ | 功能描述:網絡控制器與處理器 IC 5V Quad T1 Transceiver RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數量: 數據速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS21Q552B | 制造商:Rochester Electronics LLC 功能描述: 制造商:Maxim Integrated Products 功能描述: |
| DS21Q552BN | 功能描述:網絡控制器與處理器 IC RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數量: 數據速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS21Q552BN+ | 功能描述:網絡控制器與處理器 IC 5V Quad T1 Transceiver RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數量: 數據速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
發(fā)布緊急采購，3分鐘左右您將得到回復。