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參數(shù)資料
型號： DS21Q41BT
廠商： Maxim Integrated Products
文件頁數(shù)： 52/61頁
文件大?。?/td> 0K
描述： IC FRAMER T1 QUAD 128-TQFP
產(chǎn)品培訓模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標準包裝： 72
控制器類型： T1 調(diào)幀器
接口： 并行/串行
電源電壓： 4.5 V ~ 5.5 V
電流 - 電源： 30mA
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 128-LQFP
供應商設(shè)備封裝： 128-LQFP（14x20）
包裝： 管件
DS21Q41B
56 of 61
TRANSMIT LINE INTERFACE SIDE AC TIMING Figure 13-7
AC CHARACTERISTICS -
(0
°C to 70°C; V
DD=5V
± 10% for DS21Q41BT;
TRANSMIT SIDE
-40
°C to +85°C; V
DD=5V
± 10% for DS21Q41BTN)
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS
NOTES
TCLK Period
tCP
648
ns
TCLK Pulse Width
tCH
tCL
75
ns
TSYSCLK Period
tSP
648
488
ns
1
2
TSYSCLK Pulse Width
tSH
tSL
50
ns
TSER, TSYNC and TLINK Set Up to
TCLK Falling or TSER, TFSYNC Set
Up to TSYSCLK Falling
tSU
20
ns
TSYNC, TFSYNC Pulse Width
tPW
50
ns
3
TSER, TSYNC and TLINK Hold from
TCLK Falling or TSER
tHD
20
ns
TCLK or TSYSCLK Rise and Fall Times
tR, tF
25
ns
Delay TCLK to TPOS/TNEG Valid
tDD
75
ns
Delay TCLK to TCHCLK or TSYSCLK
to TCHCLK
tD1
75
ns
Delay TCLK to TCHBLK or TSYSCLK
to TCHBLK
tD2
75
ns
Delay TCLK to TSYNC
tD3
75
ns
Delay TCLK to TLCLK
tD4
75
ns
See Figures 13-7 to 13-9 for details.
NOTES:
1. TSYSCLK = 1.544 MHz.
2. TSYSCLK = 2.048 MHz.
3. TSYNC in input mode.
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PDF描述
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