(VDD = 5V ±5%, T
參數(shù)資料
型號(hào)： DS2152L+
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 88/97頁(yè)
文件大小： 0K
描述： IC TXRX T1 1CHIP ENHNCD 100-LQFP
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 90
功能： 單芯片收發(fā)器
接口： T1
電路數(shù)： 1
電源電壓： 4.75 V ~ 5.25 V
電流 - 電源： 75mA
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-LQFP（14x14）
包裝： 管件
包括： DSX-1 和 CSU 線路補(bǔ)償發(fā)生器，HDLC 控制器，帶內(nèi)回路代碼發(fā)生器和檢測(cè)器
產(chǎn)品目錄頁(yè)面： 1429 (CN2011-ZH PDF)
DS2152
89 of 97
Table 18-2. AC Characteristics—Receive Side
(VDD = 5V ±5%, TA = 0°C to +70°C for DS2152L, TA = -40°C to +85°C for DS2152LN.)
PARAMETER
SYMBOL
MIN
TYP
MAX UNITS NOTES
RCLKO Period
tLP
648
ns
tLH
250
324
ns
1
RCLKO Pulse Width
tLL
250
324
ns
1
tLH
200
324
ns
2
RCLKO Pulse Width
tCL
200
324
ns
2
RCLKI Period
tCP
648
ns
tCH
75
ns
RCLKI Pulse Width
tCL
75
ns
tSP
122
648
ns
3
RSYSCLK Period
tSP
122
488
ns
4
tSH
50
ns
RSYSCLK Pulse Width
tSL
50
ns
RSYNC Setup to RSYSCLK Falling
tSU
20
tSH-5
ns
RSYNC Pulse Width
tPW
50
ns
RPOSI/RNEGI Setup to RCLKI Falling
tSU
20
ns
RPOSI/RNEGI Hold From RCLKI Falling
tHD
20
ns
RSYSCLK/RCLKI Rise and Fall Times
tR, tF
25
ns
Delay RCLKO to RPOSO, RNEGO Valid
tDD
50
ns
Delay RCLK to RSER, RDATA, RSIG,
RLINK Valid
tD1
50
ns
Delay RCLK to RCHCLK, RSYNC,
RCHBLK, RFSYNC, RLCLK
tD2
50
ns
Delay RSYSCLK to RSER, RSIG Valid
tD3
50
ns
Delay RSYSCLK to RCHCLK, RCHBLK,
RMSYNC, RSYNC
tD4
50
ns
NOTES:
1) Jitter attenuator enabled in the receive path.
2) Jitter attenuator disabled or enabled in the transmit path.
3) RSYSCLK = 1.544MHz.
4) RSYSCLK = 2.048MHz.
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