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參數(shù)資料
| 型號： | CY7C028V-20ACT |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | SRAM |
| 英文描述： | 3.3V 32K/64K x 16/18 Dual-Port Static RAM |
| 中文描述： | 64K X 16 DUAL-PORT SRAM, 20 ns, PQFP100 |
| 封裝： | PLASTIC, MS-026, TQFP-100 |
| 文件頁數(shù)： | 6/22頁 |
| 文件大?。?/td> | 635K |
| 代理商： | CY7C028V-20ACT |
CY7C027V/027AV/028V
CY7C037AV/038V
Document #: 38-06078 Rev. *D
Page 14 of 22
Note
42. If tPS is violated, the busy signal is asserted on one side or the other, but there is no guarantee to which side BUSY is asserted.
Switching Waveforms(continued)
ADDRESS MATCH
tPS
tBLC
tBHC
ADDRESS MATCH
tPS
tBLC
tBHC
CER ValidFirst:
ADDRESS L,R
BUSYR
CEL
CER
BUSYL
CER
CE L
ADDRESSL,R
Figure 13. Busy Timing Diagram No. 1 (CE Arbitration)[42]
CELValid First:
ADDRESS MATCH
tPS
ADDRESSL
BUSYR
ADDRESS MISMATCH
tRC or tWC
tBLA
tBHA
ADDRESSR
ADDRESS MATCH
ADDRESS MISMATCH
tPS
ADDRESSL
BUSYL
tRC or tWC
tBLA
tBHA
ADDRESSR
Right Address Valid First:
Figure 14. Busy Timing Diagram No. 2 (Address Arbitration)[42]
Left Address Valid First:
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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