The power-fail (VDD Monitor) r" />
參數(shù)資料
型號： CP2200-GQ
廠商： Silicon Laboratories Inc
文件頁數(shù)： 46/108頁
文件大?。?/td> 0K
描述： IC ETH CTRLR SNGL-CHIP 48TQFP
標準包裝： 250
控制器類型： 以太網(wǎng)控制器，MAC/10Base-T
接口： 并行/串行
電源電壓： 3.1 V ~ 3.6 V
電流 - 電源： 75mA
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 48-TQFP
供應(yīng)商設(shè)備封裝： 48-TQFP（7x7）
包裝： 托盤
產(chǎn)品目錄頁面： 627 (CN2011-ZH PDF)
配用： 336-1316-ND - KIT EVAL FOR CP2201 ETH CTRLR
其它名稱： 336-1312
CP2200/1
42
Rev. 1.0
9.7. De-Selecting Interrupt Sources
The power-fail (VDD Monitor) reset is automatically enabled after every power-on reset. The software reset is
enabled after every device reset, regardless of the reset source. The RSTEN register can be used to prevent either
of these two reset sources from generating a device reset.
Register 14. RSTEN: Reset Enable Register
Table 13. Reset Electrical Characteristics
VDD = 3.1 to 3.6 V, –40 to +85 °C unless otherwise specified.
Parameters
Conditions
Min
Typ
Max
UNITS
RST Output Low Voltage
IOL = 8.5 mA
—
0.6
V
RST Input High Voltage
0.7 x VDD
——
V
RST Input Low Voltage
—
0.3 x VDD
V
RST Input Pullup Current
—
25
50
A
VDD POR Threshold (VRST)
2.2
2.4
2.6
V
Minimum /RST Low Time to
Generate a System Reset
15
—
s
VDD Monitor Turn-on Time
100
—
s
VDD Monitor Supply Current
—
20
50
Bits 7–3: UNUSED. Read = 00000b, Write = don’t care.
Bit 2:
ESWRST: Enable Software Reset
0: Software reset is not selected as a reset source.
1: Software reset is selected as a reset source.
Bit 1:
EPFRST: Enable Power Fail Reset
0: The power fail detection circuitry (VDD Monitor) is not selected as a reset source.
1: The power fail detection circuitry (VDD Monitor) is selected as a reset source.
Bit 0:
UNUSED. Read = 0b, Write = don’t care.
R/W
Reset Value
—
ESWRST EPFRST
—
00000100
Bit7
Bit6
Bit5
Bit4
Bit3
Bit2
Bit1
Bit0
Address:
0x72
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PDF描述
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參數(shù)描述
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