參數資料
| 型號： | AX125-1FGG256I |
| 廠商： | Microsemi SoC |
| 文件頁數： | 7/262頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA AXCELERATOR 125K 256FBGA |
| 標準包裝： | 90 |
| 系列： | Axcelerator |
| 邏輯元件/單元數： | 1344 |
| RAM 位總計： | 18432 |
| 輸入/輸出數： | 138 |
| 門數： | 125000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 256-LBGA |
| 供應商設備封裝： | 256-FPBGA（17x17） |
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Detailed Specifications
2- 90
R e v i sio n 1 8
Table 2-89 One RAM Block
Worst-Case Commercial Conditions VCCA = 1.425 V, VCCI = 3.0 V, TJ = 70°C
–2 Speed
–1 Speed
Std Speed
Units
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Write Mode
tWDASU
Write Data Setup vs. WCLK
1.08
1.23
1.45
ns
tWDAHD
Write Data Hold vs. WCLK
0.22
0.25
0.30
ns
tWADSU
Write Address Setup vs. WCLK
1.08
1.23
1.45
ns
tWADHD
Write Address Hold vs. WCLK
0.00
ns
tWENSU
Write Enable Setup vs. WCLK
1.08
1.23
1.45
ns
tWENHD
Write Enable Hold vs. WCLK
0.22
0.25
0.30
ns
tWCKH
WCLK Minimum High Pulse Width
0.75
ns
tWCLK
WCLK Minimum Low Pulse Width
0.88
ns
tWCKP
WCLK Minimum Period
1.63
ns
Read Mode
tRADSU
Read Address Setup vs. RCLK
0.81
0.92
1.08
ns
tRADHD
Read Address Hold vs. RCLK
0.00
ns
tRENSU
Read Enable Setup vs. RCLK
0.81
0.92
1.08
ns
tRENHD
Read Enable Hold vs. RCLK
0.00
ns
tRCK2RD1
RCLK-to-OUT (Pipelined)
1.32
1.51
1.77
ns
tRCK2RD2
RCLK-to-OUT (Non-Pipelined)
2.16
2.46
2.90
ns
tRCLKH
RCLK Minimum High Pulse Width
0.77
ns
tRCLKL
RCLK Minimum Low Pulse Width
0.93
ns
tRCKP
RCLK Minimum Period
1.70
ns
Note:
Timing data for this single block RAM has a depth of 4,096. For all other combinations, use Microsemi’s timing
software.
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| AX125-1FGG324I | 功能描述:IC FPGA AXCELERATOR 125K 324FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:Axcelerator 標準包裝:40 系列:SX-A LAB/CLB數:6036 邏輯元件/單元數:- RAM 位總計:- 輸入/輸出數:360 門數:108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應商設備封裝:484-FPBGA（27X27） |
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