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參數(shù)資料
| 型號： | APA300-BGG456 |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 159/178頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA PROASIC+ 300K 456-PBGA |
| 標準包裝： | 24 |
| 系列： | ProASICPLUS |
| RAM 位總計： | 73728 |
| 輸入/輸出數(shù)： | 290 |
| 門數(shù)： | 300000 |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 456-BBGA |
| 供應商設備封裝： | 456-PBGA（35x35） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁當前第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁
ProASICPLUS Flash Family FPGAs
v5.9
2-71
Synchronous FIFO Write
Note: The plot shows the normal operation status.
Figure 2-44 Synchronous FIFO Write
Table 2-67 TJ = 0°C to 110°C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
TJ = –55°C to 150°C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883
Symbol txxx
Description
Min.
Max.
Units
Notes
CCYC
Cycle time
7.5
ns
CMH
Clock high phase
3.0
ns
CML
Clock low phase
3.0
ns
DCH
DI hold from WCLKS
↑
0.5
ns
DCS
DI setup to WCLKS
↑
1.0
ns
FCBA
New FULL access from WCLKS
↓
3.0*
ns
ECBA
EMPTY
↓ access from WCLKS ↓
3.0*
ns
ECBH,
FCBH,
HCBH
Old EMPTY, FULL, EQTH, & GETH valid hold
time from WCLKS
↓
1.0
ns
Empty/full/thresh are invalid from the end of
hold until the new access is complete
HCBA
EQTH or GETH access from WCLKS
↓
4.5
ns
WPCA
New WPE access from WCLKS
↑
3.0
ns
WPE is invalid, while PARGEN is active
WPCH
Old WPE valid from WCLKS
↑
0.5
ns
WRCH, WBCH WRB & WBLKB hold from WCLKS
↑
0.5
ns
WRCS, WBCS
WRB & WBLKB setup to WCLKS
↑
1.0
ns
Note: * At fast cycles, ECBA and FCBA = MAX (7.5 ns – CMH), 3.0 ns.
WCLKS
WPE
DI
EMPTY
EQTH, GETH
FULL
(Full Inhibits Write)
WRB, WBLKB
Cycle Start
tWRCH, tWBCH
tECBH, tFCBH
tECBA, tFCBA
tHCBA
tWRCS, tWBCS
tDCS
tWPCA
tCMH
tCML
tCCYC
tWPCH
tDCH
tHCBH
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參數(shù)描述 |
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| APA300-BGGI | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
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