參數(shù)資料
型號： ADUC7020BCPZ62I
廠商： Analog Devices Inc
文件頁數(shù)： 15/104頁
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描述： IC MCU FLSH 62K ANLG I/O 40LFCSP
產(chǎn)品培訓模塊： Process Control
標準包裝： 1
系列： MicroConverter® ADuC7xxx
核心處理器： ARM7
芯體尺寸： 16/32-位
速度： 44MHz
連通性： EBI/EMI，I²C，SPI，UART/USART
外圍設備： PLA，PWM，PSM，溫度傳感器，WDT
輸入/輸出數(shù)： 14
程序存儲器容量： 64KB（32K x 16）
程序存儲器類型： 閃存
RAM 容量： 2K x 32
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 5x12b; D/A 4x12b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 125°C
封裝/外殼： 40-VFQFN 裸露焊盤，CSP
包裝： 托盤
配用： EVAL-ADUC7020QSZ-ND - KIT DEV ADUC7020 QUICK START
EVAL-ADUC7020MKZ-ND - KIT MINI DEV FOR ADUC7020
ADuC7019/20/21/22/24/25/26/27/28/29
Data Sheet
Rev. F | Page 18 of 104
Table 8. SPI Slave Mode Timing (Phsae Mode = 1)
Parameter
Description
Min
Typ
Max
Unit
t
CS
CS to SCLK edge1
(2 × tHCLK) + (2 × tUCLK)
ns
tSL
SCLK low pulse width2
(SPIDIV + 1) × tHCLK
ns
tSH
SCLK high pulse width2
(SPIDIV + 1) × tHCLK
ns
tDAV
Data output valid after SCLK edge
25
ns
tDSU
Data input setup time before SCLK edge1
1 × tUCLK
ns
tDHD
Data input hold time after SCLK edge1
2 × tUCLK
ns
tDF
Data output fall time
5
12.5
ns
tDR
Data output rise time
5
12.5
ns
tSR
SCLK rise time
5
12.5
ns
tSF
SCLK fall time
5
12.5
ns
tSFS
CS high after SCLK edge
0
ns
1 tUCLK = 23.9 ns. It corresponds to the 41.78 MHz internal clock from the PLL before the clock divider; see Figure 67.
2 tHCLK depends on the clock divider or CD bits in the POWCONMMR. tHCLK = tUCLK/2CD; see Figure 67.
04
95
5-
0
57
SCLK
(POLARITY = 0)
CS
SCLK
(POLARITY = 1)
tSH
tSL
tSR
tSF
tSFS
MISO
MSB
BITS 6 TO 1
LSB
MOSI
MSB IN
BITS 6 TO 1
LSB IN
tDHD
tDSU
tDAV
tDR
tDF
tCS
Figure 17. SPI Slave Mode Timing (Phase Mode = 1)
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