參數(shù)資料
型號： ADSP-BF531SBBC400
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號處理
英文描述： Metal Connector Backshell
中文描述： 16-BIT, 40 MHz, OTHER DSP, PBGA160
封裝： MO-205AE, CSBGA-160
文件頁數(shù)： 22/56頁
文件大?。?/td> 671K
代理商： ADSP-BF531SBBC400
Rev. 0
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March 2004
ADSP-BF531/ADSP-BF532/ADSP-BF533
Clock and Reset Timing
Table 15
and
Figure 10
describe clock and reset operations. Per
Absolute Maximum Ratings on Page 20
, combinations of
CLKIN and clock multipliers must not select core/peripheral
clocks in excess of 600/133 MHz.
Table 15. Clock and Reset Timing
Parameter
Timing Requirements
t
CKIN
t
CKINL
t
CKINH
t
WRST
1
Applies to bypass mode and non-bypass mode.
2
Applies after power-up sequence is complete. At power-up, the processor’s internal phase-locked loop requires no more than 2000 CLKIN cycles, while RESET is asserted,
assuming stable power supplies and CLKIN (not including start-up time of external clock oscillator).
Min
Max
Unit
CLKIN Period
CLKIN Low Pulse
1
CLKIN High Pulse
1
RESET Asserted Pulse Width Low
2
25.0
10.0
10.0
11t
CKIN
100.0
ns
ns
ns
ns
Figure 10. Clock and Reset Timing
RESET
CLKIN
t
CKINH
t
CKINL
t
WRST
t
CKIN
相關(guān)PDF資料
PDF描述
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ADSP-BF531SBBCZC74 制造商:Analog Devices 功能描述:
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