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參數(shù)資料
| 型號： | ADSP-BF518BSWZ-4F4 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 25/68頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 16/32B 400MHZ LP 176LQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Blackfin® |
| 類型： | 定點 |
| 接口： | 以太網(wǎng)，I²C，PPI，RSI，SPI，SPORT，UART/USART |
| 時鐘速率： | 400MHz |
| 非易失內(nèi)存： | 閃存（4Mb） |
| 芯片上RAM： | 116kB |
| 電壓 - 輸入/輸出： | 1.8V，2.5V，3.3V |
| 電壓 - 核心： | 1.30V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 176-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 176-LQFP-EP（24x24） |
| 包裝： | 托盤 |
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ADSP-BF512/BF512F, BF514/BF514F, BF516/BF516F, BF518/BF518F
Rev. B
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|
January 2011
SDRAM Interface Timing
Table 28. SDRAM Interface Timing
VDDMEM
1.8V Nominal
VDDMEM
2.5 V/3.3V Nominal
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
tSSDAT
Data Setup Before CLKOUT
1.5
ns
tHSDAT
Data Hold After CLKOUT
1.3
0.8
ns
Switching Characteristics
tSCLK
CLKOUT Period1
1 The tSCLK value is the inverse of the fSCLK specification discussed in Table 11 on Page 21. Package type and reduced supply voltages affect the best-case value listed here.
12.5
10
ns
tSCLKH
CLKOUT Width High
5
4
ns
tSCLKL
CLKOUT Width Low
5
4
ns
tDCAD
Command, Address, Data Delay After CLKOUT
2
2 Command pins/balls include: SRAS, SCAS, SWE, SDQM, SMS, SA10, SCKE.
54
ns
tHCAD
Command, Address, Data Hold After CLKOUT2
11
ns
tDSDAT
Data Disable After CLKOUT
5.5
5
ns
tENSDAT
Data Enable After CLKOUT
0
ns
Figure 12. SDRAM Interface Timing
tSCLK
CLKOUT
tSCLKL
tSCLKH
tSSDAT
tHSDAT
tENSDAT
tDCAD
tDSDAT
tHCAD
tDCAD
tHCAD
DATA (IN)
DATA (OUT)
COMMAND,
ADDRESS
(OUT)
NOTE: COMMAND =
SRAS, SCAS, SWE, SDQM, SMS, SA10, SCKE.
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