參數(shù)資料
型號(hào)： ADSP-21261SKSTZ150
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 27/44頁(yè)
文件大?。?/td> 0K
描述： IC DSP 32BIT 150MHZ 144LQFP
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 60
系列： SHARC®
類(lèi)型： 浮點(diǎn)
接口： DAI，SPI
時(shí)鐘速率： 150MHz
非易失內(nèi)存： ROM（384 kB）
芯片上RAM： 128kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-LQFP（20x20）
包裝： 托盤(pán)
ADSP-21261
Rev. 0
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March 2006
Parallel Data Acquisition Port (PDAP)
The timing requirements for the PDAP are provided in Table 28
and Figure 24. PDAP is the parallel mode operation of
Channel 0 of the IDP. For details on the operation of the IDP,
see the IDP chapter of the ADSP-2126x Peripherals Manual.
Note that the most significant 16 bits of external PDAP data can
be provided through either the parallel port AD15–0 or the
DAI_P20–5 pins. The remaining four bits can only be sourced
through DAI_P4–1. The timing below is valid at the
DAI_P20–1 pins or at the AD15–0 pins.
Table 28. Parallel Data Acquisition Port (PDAP)
Parameter
Min
Max
Unit
Timing Requirements
tSPCLKEN
PDAP_CLKEN Setup Before PDAP_CLK Sample Edge
1
2.5
ns
tHPCLKEN
PDAP_CLKEN Hold After PDAP_CLK Sample Edge
1
2.5
ns
tPDSD
PDAP_DAT Setup Before SCLK PDAP_CLK Sample Edge1
2.5
ns
tPDHD
PDAP_DAT Hold After SCLK PDAP_CLK Sample Edge1
2.5
ns
tPDCLKW
Clock Width
7
ns
tPDCLK
Clock Period
20
ns
Switching Characteristics
tPDHLDD
Delay of PDAP Strobe After Last PDAP_CLK Capture Edge for a Word
2 × tCCLK
ns
tPDSTRB
PDAP Strobe Pulse Width
1 × tCCLK – 1
ns
1 Source pins of DATA are ADDR7–0, DATA7–0, or DAI pins. Source pins for SCLK and FS are: 1) DAI pins, 2) CLKIN through PCG, or 3) DAI pins through PCG.
Figure 24. Parallel Data Acquisition Port (PDAP)
DAI_P20–1
(PDAP_CLK)
SAMPLE EDGE
tPDSD
tPDHD
tSPCLKEN
tHPCLKEN
tPDCLKW
DATA
DAI_P20–1
(PDAP_CLKEN)
tPDSTRB
tPDHLDD
DAI_P20–1
(PDAP_STROBE)
tPDCLK
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