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參數(shù)資料
| 型號(hào)： | ADG729 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | CMOS , Low Voltage, 2 Wire, Serially Controlled Matrix Switches(CMOS,低電壓,二線,串行控制四通道矩陣開關(guān)) |
| 中文描述： | 的CMOS，低電壓，2線，串行控制矩陣開關(guān)（的CMOS，低電壓，二線，串行控制四通道矩陣開關(guān)） |
| 文件頁數(shù)： | 4/10頁 |
| 文件大?。?/td> | 139K |
| 代理商： | ADG729 |
–4–
REV. PrC
Prelimnary Technical Data
PRELMNARY
DATA
TECHNCAL
ADG728/ADG729
TIMNGCHARACTERISTICS
1
Parameter
Limit at T
MIN
, T
MAX
400
2.5
0.6
1.3
0.6
100
0.9
0
0.6
0.6
1.3
Units
Conditions/Comments
F SC L
t
1
t
2
t
3
t
4
t
5
t
62
kHz max
μ
s min
μ
s min
μ
s min
μ
s min
ns min
μ
s max
μ
s min
μ
s min
μ
s min
SC L C lock Frequency
SC L C ycle T ime
t
HIGH
, SCL High T ime
t
LOW
, SCL Low T ime
t
HD, ST A
, Start/Repeated Start Condition Hold T ime
t
SU, DAT
, Data Setup T ime
t
HD, DAT
, Data Hold T ime
t
7
t
8
t
9
t
SU, ST A
, Setup T ime for Repeated Start
t
SU, ST O
, Stop Condition Setup T ime
BUF
a Start Condition
t
, Rise T ime of both SCL and SDA when receiving
t
10
300
20 + 0.1C
b3
250
300
20 + 0.1C
b3
400
50
ns max
ns min
ns max
ns max
ns min
pF max
ns max
t
11
t
F
, Fall T ime of SDA when receiving
t
F
, Fall T ime of both SCL and SDA when transmitting
C
b
t
SP4
Capacitive Load for Each Bus Line
Pulse width of spike suppressed
NOT ES
1
See Figure 1.
2
A master device must provide a hold time of at least 300ns for the SDA signal (referred to the V
min of the SCL signal) in order to bridge the undefined region of SCL’s
falling edge.
3
C
b
is the total capacitance of one bus line in pF. t
R
and t
F
measured between 0.3V
DD
and 0.7V
DD
.
4
Input filtering on both the SCL and SDA inputs suppress noise spikes which are less than 50ns.
Specifications subject to change without notice.
Figure 1. 2-Wire Serial Interface Timing Diagram.
t
9
t
4
t
6
t
5
t
7
t
8
t
1
t
2
t
4
t
11
t
10
t
3
START
CONDITION
REPEATED
START
CONDITION
STOP
CONDITION
SDA
SCL
(V
DD
= +2.5 V to +5.5 V . All specifications –40°C to +85°Cunless otherwse noted)
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PDF描述 |
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