參數(shù)資料
型號(hào)： ADF4112BRUZ
廠商： Analog Devices Inc
文件頁數(shù)： 7/28頁
文件大?。?/td> 0K
描述： IC SYNTH PLL RF 3.0GHZ 16-TSSOP
標(biāo)準(zhǔn)包裝： 96
類型： 時(shí)鐘/頻率合成器，RF
PLL： 是
輸入： CMOS，TTL
輸出： 時(shí)鐘
電路數(shù)： 1
比率 - 輸入:輸出： 2:1
差分 - 輸入:輸出： 是/無
頻率 - 最大： 3GHz
除法器/乘法器： 是/無
電源電壓： 2.7 V ~ 5.5 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 16-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 16-TSSOP
包裝： 管件
產(chǎn)品目錄頁面： 551 (CN2011-ZH PDF)
配用： EVAL-ADF4112EBZ1-ND - BOARD EVAL FOR ADF4112
EVAL-ADF411XEBZ1-ND - BOARD EVAL FOR ADF411X NO CHIP
Data Sheet
ADF4110/ADF4111/ADF4112/ADF4113
Rev. F | Page 15 of 28
Table 7. Reference Counter Latch Map
OPERATION
LDP
THREE CONSECUTIVE CYCLES OF PHASE DELAY LESS THAN
15ns MUST OCCUR BEFORE LOCK DETECT IS SET.
FIVE CONSECUTIVE CYCLES OF PHASE DELAY LESS THAN
15ns MUST OCCUR BEFORE LOCK DETECT IS SET.
0
1
TEST MODE BITS SHOULD
BE SET TO 00 FOR NORMAL
OPERATION
R14
0
1
R13
0
1
R12
0
1
R3
0
1
1
R2
0
1
0
0
1
R1
1
0
1
0
0
1
0
1
DIVIDE RATIO
1
2
3
4
16380
16381
16382
16383
TEST
MODE BITS
DB23 DB22
DB21 DB20
DB19 DB18
DB17 DB16
DB15 DB14
DB12
DB11 DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB13
LDP
T2
T1
R14
R13
R12
R11
R10
R8
R7
R6
R5
R4
R3
R2
R1
C2 (0) C1 (0)
R9
14-BIT REFERENCE COUNTER
CONTROL
BITS
D
E
V
R
E
S
E
R
DB2
DB1
DB0
SYNC
DLY
ABP2 ABP1
ANTI-
BACKLASH
WIDTH
SYNC
DLY
K
C
O
L
T
C
E
T
E
D
N
OI
SI
C
E
R
P
ABP1
ABP2
0
1
0
1
0
1
3.0ns
1.5ns
6.0ns
3.0ns
ANTIBACKLASH PULSE WIDTH
SYNC
DLY
0
1
0
1
0
1
NORMAL OPERATION
OUTPUT OF PRESCALER IS RESYNCHRONIZED
WITH NONDELAYED VERSION OF RF INPUT
NORMAL OPERATION
OUTPUT OF PRESCALER IS RESYNCHRONIZED
WITH DELAYED VERSION OF RF INPUT
OPERATION
X
X = DON'T
CARE
03496-0-034
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PDF描述
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