Table 39. Fractional PLL Parameter Settings for fS = 44" />
參數(shù)資料
型號(hào)： ADAU1781BCPZ
廠商： Analog Devices Inc
文件頁數(shù)： 48/92頁
文件大小： 0K
描述： IC SIGMADSP CODEC LN 32LFCSP
標(biāo)準(zhǔn)包裝： 1
系列： SigmaDSP®
類型： 立體聲音頻
數(shù)據(jù)接口： I²C，串行，SPI?
分辨率（位）： 24 b
ADC / DAC 數(shù)量： 2 / 2
三角積分調(diào)變： 無
S/N 比，標(biāo)準(zhǔn) ADC / DAC (db)： 100 / 105（差分），100 / 103（單端）
動(dòng)態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db)： 99.2 / 105（差分），99.2 / 103（單端）
電壓 - 電源，模擬： 1.8 V ~ 3.65 V
電壓 - 電源，數(shù)字： 1.63 V ~ 3.65 V
工作溫度： -25°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 32-LFCSP-VQ
包裝： 托盤
ADAU1781
Rev. B | Page 52 of 92
Table 39. Fractional PLL Parameter Settings for fS = 44.1 kHz (fS = 44.1 kHz, Core Clock = 256 × 44.1 kHz, PLL Clock = 45.1584 MHz)
MCLK Input (MHz)
Input Divider (X)
Integer (R)
Denominator (M)
Numerator (N)
12
1
3
625
477
13
1
3
8125
3849
14.4
1
3
125
17
19.2
1
2
125
44
19.68
1
2
2035
302
19.8
1
2
1375
386
Table 40. Fractional PLL Parameter Settings for fS = 48 kHz (fS = 48 kHz, Core Clock = 256 × 48 kHz, PLL Clock = 49.152 MHz)
MCLK Input (MHz)
Input Divider (X)
Integer (R)
Denominator (M)
Numerator (N)
12
1
4
125
12
13
1
3
1625
1269
14.4
1
3
75
31
19.2
1
2
25
14
19.68
1
2
205
102
19.8
1
2
825
398
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