CL = 20 pF, AVDD = DVDD = TCVDD = 1." />
參數(shù)資料
型號(hào)： AD9992BBCZ
廠商： Analog Devices Inc
文件頁數(shù)： 56/92頁
文件大?。?/td> 0K
描述： IC CCD SGNL PROC 12BIT 105CSPBGA
產(chǎn)品變化通告： AD9992 Discontinuation 22/Feb/2012
標(biāo)準(zhǔn)包裝： 1
類型： CCD 信號(hào)處理器，12 位
輸入類型： 邏輯
輸出類型： 邏輯
接口： 3 線串口
電流 - 電源： 27mA
安裝類型： 表面貼裝
封裝/外殼： 105-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 105-CSPBGA（8x8）
包裝： 托盤
AD9992
Rev. C | Page 6 of 92
TIMING SPECIFICATIONS
CL = 20 pF, AVDD = DVDD = TCVDD = 1.8 V, DRVDD = 3.0 V, fCLI = 40 MHz, unless otherwise noted.
Table 4.
Parameter
Symbol
Min
Typ
Max
Unit
MASTER CLOCK (See Figure 15)
CLI Clock Period
tCONV
25
ns
CLI High/Low Pulse Width
10
12.5
15
ns
Delay from CLI Rising Edge to Internal Pixel Position 0
tCLIDLY
6
ns
SLAVE MODE SPECIFICATIONS (See Figure 76)
VD Falling Edge to HD Falling Edge in Slave Mode
tVDHD
0
VD period 5 ×
tCONV
ns
HD Edge to CLI Rising Edge (Only Valid if OSC_RSTB = LO)
tHDCLI
3
tCONV 2
ns
HD Edge to CLO Rising Edge (Only Valid if OSC_RSTB = HI)
tHDCLO
3
tCONV 2
ns
Inhibit Region for SHP Edge Location
tSHPINH
48
63
Edge location
AFE CLPOB PULSE WIDTH (See Figure 22 and Figure 32)1, 2
2
20
Pixels
AFE SAMPLE LOCATION (See Figure 16 and Figure 19)1
SHP Sample Edge to SHD Sample Edge
tS1
11
12.5
ns
DATA OUTPUTS (See Figure 20 and Figure 21)
Output Delay from DCLK Rising Edge
tOD
1
ns
Inhibited Area for DOUTPHASE Edge Location
tDOUTINH
SHDLOC + 1
SHDLOC + 15
Edge location
Pipeline Delay from SHP/SHD Sampling to DOUT
16
Cycles
SERIAL INTERFACE (See Figure 83)
Maximum SCK Frequency (Must Not Exceed CLI Frequency)
fSCLK
40
MHz
SL to SCK Setup Time
tLS
10
ns
SCK to SL Hold Time
tLH
10
ns
SDATA Valid to SCK Rising Edge Setup
tDS
10
ns
SCK Falling Edge to SDATA Valid Hold
tDH
10
ns
INHIBIT REGION FOR SHP AND SHD WITH RESPECT TO H-CLOCK
EDGE PLACEMENT (see Figure 19) for H*POL = 1
RETIME = 0, MASK = 0
tSHDINH
H*NEGLOC – 15
H*NEGLOC – 0
Edge location
RETIME = 0, MASK = 1
tSHDINH
H*POSLOC – 15
H*POSLOC – 0
Edge location
RETIME = 1, MASK = 0
tSHPINH
H*NEGLOC – 15
H*NEGLOC – 0
Edge location
RETIME = 1, MASK = 1
tSHPINH
H*POSLOC – 15
H*POSLOC – 0
Edge location
1 Parameter is programmable.
2 Minimum CLPOB pulse width is for functional operation only. Wider typical pulses are recommended to achieve good clamp performance.
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PDF描述
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AD9993BBCZ 功能描述:IC MIXED-SIGNAL FRONT END 196BGA 制造商:analog devices inc. 系列:- 包裝:托盤 零件狀態(tài):在售 類型:ADC，DAC 輸入類型:LVDS 輸出類型:LVDS 接口:SPI 電流 - 電源:- 工作溫度:- 安裝類型:表面貼裝 封裝/外殼:196-LFBGA，CSPBGA 供應(yīng)商器件封裝:196-CSPBGA（12x12） 標(biāo)準(zhǔn)包裝:1
AD9993BBCZRL 功能描述:IC MIXED-SIGNAL FRONT END 196BGA 制造商:analog devices inc. 系列:- 包裝:帶卷（TR） 零件狀態(tài):在售 類型:ADC，DAC 輸入類型:LVDS 輸出類型:LVDS 接口:SPI 電流 - 電源:- 工作溫度:- 安裝類型:表面貼裝 封裝/外殼:196-LFBGA，CSPBGA 供應(yīng)商器件封裝:196-CSPBGA（12x12） 標(biāo)準(zhǔn)包裝:1,500
AD9993-EBZ 功能描述:EVAL BOARD MXFE AD9993 制造商:analog devices inc. 系列:* 零件狀態(tài):在售 標(biāo)準(zhǔn)包裝:1
AD9994 制造商:AD 制造商全稱:Analog Devices 功能描述:12-Bit CCD Signal Processor with Precision Timing Generator
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