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參數(shù)資料
| 型號(hào)： | AD9895 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | CCD Signal Processors with Precision Timing⑩ Generator |
| 中文描述： | CCD信號(hào)處理器，精確定時(shí)⑩發(fā)生器 |
| 文件頁(yè)數(shù)： | 36/59頁(yè) |
| 文件大小： | 599K |
| 代理商： | AD9895 |
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REV. A
–36–
AD9891/AD9895
Table XVI. Power-Down Mode Operation
I/O Block
OUT_CONT== LOW
1
Power-Down 1
1
Power-Down 2
1, 2
Power-Down 3
1, 3, 4
AFE
Timing Core
CLO
Oscillator
V1
V2
V3
V4
VSG1
VSG2
VSG3
VSG4
VSG5
VSG6
VSG7
VSG8
SUBCK
VSUB
MSHUT
STROBE
H1
H2
H3
H4
RG
LD/FD
CLPOB/
PBLK
VD
HD
DCLK
CLO
DOUT
ON
ON
OFF
ON
OFF
OFF
OFF
OFF
ON
LOW
LOW
HIGH
HIGH
HIGH
HIGH
HIGH
HIGH
HIGH
HIGH
HIGH
HIGH
HIGH
LOW
LOW
LOW
LOW
HIGH
LOW
HIGH
LOW
LOW
HIGH
ON
LOW
LOW
HIGH
HIGH
HIGH
HIGH
HIGH
HIGH
HIGH
HIGH
HIGH
HIGH
HIGH
LOW
LOW
LOW
LOW
HIGH
LOW
HIGH
LOW
LOW
HIGH
ON
LOW
LOW
HIGH
HIGH
HIGH
HIGH
HIGH
HIGH
HIGH
HIGH
HIGH
HIGH
HIGH
LOW
LOW
LOW
LOW (3.5 mA)
HIGH (3.5 mA)
LOW (3.5 mA)
HIGH (3.5 mA)
LOW (3.5 mA)
LOW
HIGH
OFF
LOW
LOW
LOW
LOW
LOW
LOW
LOW
LOW
LOW
LOW
LOW
LOW
LOW
LOW
LOW
LOW
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
LOW
LOW
vdhdpol
vdhdpol
LOW
running
LOW
running
running
running
running
LOW
vdhdpol
vdhdpol
LOW
running
LOW
LOW
LOW
LOW
HIGH
LOW
NOTES
1
First column represents the defaults when OUT_CONT==LO (OUT_CONT takes precedence). Power-Down 1, 2, and 3 are direct decodes of the OPRMODE
Register Bits [1:0]. These polarities assume OUT_CONT==HI.
2
Power-Down 2 will set H[1,2,3,4]DRV and RGDRV to 3
’
h1 (3.5 mA). Power-Down 3 will three-state the H and RG clocks (set H[1,2,3,4]DRV and RGDRV to 3
’
h0).
3
Both the Timing Core and the CLO Oscillator will be powered down in Power-Down 3.
4
To exit Power-Down 3, first write a 2
’
b00 to OPRMODE[1:0] (will wake up the oscillator and the timing core), then reset the timing core after ~500
μ
s to guarantee lock.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AD9891KBC | CCD Signal Processors with Precision Timing⑩ Generator |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| AD9898 | 制造商:AD 制造商全稱:Analog Devices 功能描述:CCD Signal Processor with Precision Timing⑩ Generator |
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