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參數(shù)資料
| 型號(hào)： | AD9776BSVZRL |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 37/56頁(yè) |
| 文件大小： | 0K |
| 描述： | IC DAC 12BIT DUAL 1GSPS 100TQFP |
| 產(chǎn)品培訓(xùn)模塊： | DAC Architectures |
| 標(biāo)準(zhǔn)包裝： | 1,000 |
| 位數(shù)： | 12 |
| 數(shù)據(jù)接口： | 并聯(lián) |
| 轉(zhuǎn)換器數(shù)目： | 2 |
| 電壓電源： | 模擬和數(shù)字 |
| 功率耗散（最大）： | 300mW |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-TQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP-EP（14x14） |
| 包裝： | 帶卷 (TR) |
| 輸出數(shù)目和類型： | 4 電流，單極 |
| 采樣率（每秒）： | 1G |
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AD9776/AD9778/AD9779
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05
36
1-
12
0
REFERENCE
CLOCK IN
DATA
CLOCK OUT
INPUT
DATA
tSREFCLK
tHREFCLK
tSDATACLK
tHDATACLK
Figure 92. Timing Specifications, PLL Enabled or Disabled, Interpolation = 1×
REFERENCE
CLOCK IN
DATA
CLOCK OUT
SYNC_IN
tS_SYNC
tH_SYNC
0
536
1-
1
21
INPUT
DATA
tSREFCLK
tHREFCLK
tSDATACLK
tHDATACLK
Figure 93. Timing Specifications, PLL Enabled or Disabled, Interpolation = 2×
0
53
61
-12
2
REFERENCE
CLOCK IN
DATA
CLOCK OUT
INPUT
DATA
tSREFCLK
tHREFCLK
tSDATACLK
tHDATACLK
tS_SYNC
tH_SYNC
SYNC_IN
Figure 94. Timing Specifications, PLL Enabled or Disabled, Interpolation = 4×
REFERENCE
CLOCK IN
DATA
CLOCK OUT
05
36
1-
1
23
INPUT
DATA
tSREFCLK
tHREFCLK
tSDATACLK
tHDATACLK
SYNC_IN
tS_SYNC
tH_SYNC
Figure 95. Timing Specifications, PLL Enabled or Disabled, Interpolation = 8×
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| NCS2553DR2G | IC TRPL VIDEO AMP W/FILTER 8SOIC |
| VE-261-MY-B1 | CONVERTER MOD DC/DC 12V 50W |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| AD9776-EBZ | 制造商:Analog Devices 功能描述:DUAL 12B, 1.0 GSPS TXDAC - Bulk |
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| AD9777BSVRL | 制造商:Analog Devices 功能描述:DAC 2-CH R-2R 16-bit 80-Pin TQFP EP T/R |
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