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參數(shù)資料
| 型號： | AD9726-EBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 21/24頁 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR AD9726 |
| 產(chǎn)品培訓(xùn)模塊： | DAC Architectures |
| 設(shè)計資源： | AD9726 Eval Brd Schematic AD9726 Eval Brd BOM |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | TxDAC+® |
| DAC 的數(shù)量： | 1 |
| 位數(shù)： | 16 |
| 采樣率（每秒）： | 400M |
| 數(shù)據(jù)接口： | 并聯(lián) |
| DAC 型： | 電流 |
| 工作溫度： | -40°C ~ 85°C |
| 已供物品： | 板 |
| 已用 IC / 零件： | AD9726 |
| 相關(guān)產(chǎn)品： | AD9726BSVZ-ND - IC DAC 16IT LVDS 400MSPS 80-TQFP AD9726BSVZRL-ND - IC DAC 16IT LVDS 400MSPS 80-TQFP |
AD9726
Rev. B | Page 6 of 24
Parameter
Min
Typ
Max
Unit
SERIAL PORT INTERFACE
SCLK Frequency (fSCLK)
15
MHz
SCLK Rise/Fall Time
1
ms
SCLK Pulse Width High (tCPWH)
30
ns
SCLK Pulse Width Low (tCPWL)
30
ns
SCLK Setup Time (tCSU)
30
ns
SDIO Setup Time (tDSU)
30
ns
SDIO Hold Time (tDH)
0
ns
SDIO/SDO Valid Time (tDV)
30
ns
RESET PULSE WIDTH
1.5
ns
TIMING DIAGRAMS
DAC CLOCK
DATACLOCK OUTPUT
DATACLOCK INPUT
DATA BUS
tDCPD-DDR
tDSU-DDR
tDH-DDR
04540-002
Figure 2. DDR Timing Diagram
DAC CLOCK
DATACLOCK OUTPUT
DATACLOCK INPUT
DATA BUS
tDCPD-SDR
tDSU-SDR
tDH-SDR
04540-003
Figure 3. SDR Timing Diagram
04
54
0-
10
0
DB0 TO DB15
CLK+/CLK–
IOUTA OR IOUTB
tPD-BYPASS
tDSU-BYPASS
tDH-BYPASS
Figure 4. Data Synchronization Bypass Timing Diagram
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 0210490202 | CABLE JUMPER 1.25MM .178M 14POS |
| 0210490201 | CABLE JUMPER 1.25MM .178M 14POS |
| AP2182MPG-13 | IC PWR SW USB 2CH 1.5A 8-MSOP |
| 0210391009 | CABLE JUMPER 1MM .030M 31POS |
| DC1337A | BOARD SAR ADC LTC2309 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AD972A | 制造商:Analog Devices 功能描述:- Bulk |
| AD9731 | 制造商:AD 制造商全稱:Analog Devices 功能描述:10-Bit, 170 MSPS D/A Converter |
| AD9731/PCB | 制造商:Analog Devices 功能描述:EVAL BOARDS FOR 10 BIT 125MHZ DAC - Bulk |
| AD97310713F | 制造商:Analog Devices 功能描述:- Rail/Tube |
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