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參數(shù)資料
| 型號： | AD9553BCPZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 34/44頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC INTEGER-N CLCK GEN 32LFCSP |
| 標準包裝： | 1 |
| 類型： | 時鐘/頻率轉換器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，GPON，SONET/SHD，T1/E1 |
| 輸入： | CMOS，LVDS，晶體 |
| 輸出： | CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 810MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-WFQFN 裸露焊盤，CSP |
| 供應商設備封裝： | 32-LFCSP（5x5） |
| 包裝： | 托盤 |
| 配用： | AD9553/PCBZ-ND - BOARD EVAL FOR AD9553 |
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AD9553
Rev. A | Page 4 of 44
RESET PIN
Table 4.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
INPUT CHARACTERISTICS1
Input Voltage High, V
IH
1.96
V
Input Voltage Low, V
IL
0.85
V
Input Current High, I
INH
0.3
12.5
A
Input Current Low, I
INL
31
43
A
MINIMUM PULSE WIDTH LOW
150
s
Tested with an active source driving the RESET pin
1 The RESET pin has a 100 kΩ internal pull-up resistor.
REFERENCE CLOCK INPUT CHARACTERISTICS
Table 5.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
DIFFERENTIAL INPUT
Input Frequency Range
0.008
250
MHz
710
MHz
Assumes minimum LVDS input level and requires
bypassing of the divide-by-5 divider and ×2 multiplier
Common-Mode Internally Generated
Input Voltage
613
692
769
mV
Use ac coupling to preserve the internal dc bias of the
differential input
Differential Input Voltage Sensitivity
250
mV p-p
Requires ac coupling; can accommodate single-ended
input by ac grounding unused input; the instantaneous
voltage on either pin must not exceed the 3.3 V dc supply
rails
Differential Input Resistance
5
kΩ
Differential Input Capacitance
3
pF
Duty Cycle
Pulse width high and pulse width low specifications
establish the bounds for duty cycle
Pulse Width Low
1.6
ns
Up to 250 MHz
Pulse Width High
1.6
ns
Up to 250 MHz
Pulse Width Low
0.64
ns
Beyond 250 MHz, up to 710 MHz
Pulse Width High
0.64
ns
Beyond 250 MHz, up to 710 MHz
CMOS SINGLE-ENDED INPUT
Input Frequency Range
0.008
200
MHz
Input High Voltage
1.62
V
Input Low Voltage
0.52
V
Input Threshold Voltage
1.0
V
When ac coupling to the input receiver, the user must dc
bias the input to 1 V; the single-ended CMOS input is 3.3 V
compatible
Input High Current
0.04
A
Input Low Current
0.03
A
Input Capacitance
3
pF
Duty Cycle
Pulse width high and pulse width low establish the
bounds for duty cycle
Pulse Width Low
2
ns
Pulse Width High
2
ns
×2 FREQUENCY MULTIPLIER
125
MHz
To avoid excessive reference spurs, the ×2 multiplier
requires 48% to 52% duty cycle; reference clock input
frequencies greater than 125 MHz require the use of the
divide-by-5 divider
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