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參數(shù)資料
| 型號(hào)： | AD9551BCPZ |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 7/40頁(yè) |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN MULTISERV 40-LFCSP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 時(shí)鐘發(fā)生器 |
| PLL： | 是 |
| 輸入： | 晶體 |
| 輸出： | CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 900MHz |
| 除法器/乘法器： | 無(wú)/無(wú) |
| 電源電壓： | 3.3V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 40-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 40-LFCSP-VQ（6x6） |
| 包裝： | 托盤 |
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AD9551
Rev. B | Page 15 of 40
The Y[3:0] pins select the divider values for the feedback path of
the output PLL, as well as for the OUT1 dividers, P0 and P1. The
OUT2 divider, P2, defaults to unity unless otherwise program-
med using the serial port. Table 14 lists the feedback and output
divider values based on the logic state of the Y[3:0] frequency
selection pins. The table headings are as follows:
Y[3:0]. The logic state of the Y[3:0] pins.
N. The integer part of the feedback divider.
MOD. The modulus of the feedback SDM.
FRAC. The fractional part of the feedback SDM.
P0, P1. The P0 and P1 divider values.
fOUT1. The frequency of the OUT1 output.
The divider settings shown in Table 14 produce the indicated
frequency at OUT1 when the frequency at the reference input
of the output PLL’s PFD (fIF) is exactly 26 MHz.
When operating in the 19.44 MHz mode, the N, MOD, and FRAC
values may be different from those shown in Table 14, but the
fOUT1 values remain the same. The reason is that the 19.44 MHz
mode relies on a crystal with a resonant frequency other than 26
MHz (see the 19.44 MHz Mode section in the Operating Modes
portion of the Theory of Operation section).
Table 14. Preset Output Settings
Y[3:0]
N
MOD
FRAC
P0, P1
fOUT1 (MHz)
0000
143
520,000
289,600
6/1
622.08
0001
144
520,000
120,000
6/1
625
0010
144
308,100
236,736
6/1
( )
33
.
627
08
.
622
237
239
≈
0011
148
520,000
22,400
6/1
( )
52
.
641
08
.
622
64
66
≡
0100
148
465,920
343,840
6/1
( )
53125
.
644
625
64
66
≡
0101
151
520,000
370,625
6/1
421875
.
657
16
75
.
10518
≡
0110
152
465,920
163,160
6/1
( )
18
.
660
238
239
16
75
.
10518
≈
0111
153
465,920
377,856
6/1
( )
51
.
666
08
.
622
255
≈
238
1000
154
328,640
151,168
6/1
( )
33
.
669
08
.
622
237
255
≈
1001
154
460,096
245,216
6/1
( )
64
.
669
625
14
15
≈
1010
155
490,880
56,192
6/1
( )
16
.
672
08
.
622
236
255
≈
1011
133
328,640
119,005
5/1
( )( )
48
.
693
625
64
66
237
255
≈
1100
133
470,080
433,856
5/1
( )
40
.
696
08
.
622
226
253
≈
1101
135
349,440
159,975
5/1
( )
38
.
704
238
255
16
75
.
10518
≈
1110
136
394,368
11,577
5/1
( )
35
.
707
237
255
16
75
.
10518
≈
1111
149
520,000
280,000
5/1
( )
6
.
777
08
.
622
8
10
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相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| AD9552/PCBZ | 功能描述:BOARD EVALUATION FOR AD9552 RoHS:是 類別:編程器，開(kāi)發(fā)系統(tǒng) >> 評(píng)估演示板和套件 系列:- 標(biāo)準(zhǔn)包裝:1 系列:PSoC® 主要目的:電源管理，熱管理 嵌入式:- 已用 IC / 零件:- 主要屬性:- 次要屬性:- 已供物品:板，CD，電源 |
| AD9552BCPZ | 功能描述:IC PLL CLOCK GEN LP 32LFCSP RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 時(shí)鐘發(fā)生器，PLL，頻率合成器 系列:- 標(biāo)準(zhǔn)包裝:2,000 系列:- 類型:PLL 頻率合成器 PLL:是 輸入:晶體 輸出:時(shí)鐘 電路數(shù):1 比率 - 輸入:輸出:1:1 差分 - 輸入:輸出:無(wú)/無(wú) 頻率 - 最大:1GHz 除法器/乘法器:是/無(wú) 電源電壓:4.5 V ~ 5.5 V 工作溫度:-20°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:16-LSSOP（0.175"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:16-SSOP 包裝:帶卷 (TR) 其它名稱:NJW1504V-TE1-NDNJW1504V-TE1TR |
| AD9552BCPZ | 制造商:Analog Devices 功能描述:IC PLL CLOCK GENERATOR 112.5MHZ LFCSP-32 |
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