fVCXO = 122.88 MHz single-ended, REFA and" />
參數(shù)資料
型號： AD9523-1BCPZ-REEL7
廠商： Analog Devices Inc
文件頁數(shù)： 23/60頁
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描述： IC INTEGER-N CLCK GEN 72LFCSP
標(biāo)準(zhǔn)包裝： 400
類型： 時(shí)鐘/頻率發(fā)生器，扇出緩沖器（分配），多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，光纖通道，SONET/SDH
輸入： CMOS
輸出： HSTL，LVCMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:14
差分 - 輸入:輸出： 是/是
頻率 - 最大： 1GHz
電源電壓： 1.768 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 72-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 72-LFCSP
包裝： 帶卷 (TR)
配用： AD9523/PCBZ-ND - BOARD EVAL FOR AD9523
AD9523-1
Rev. B | Page 3 of 60
SPECIFICATIONS
fVCXO = 122.88 MHz single-ended, REFA and REFB on differential at 30.72 MHz, fVCO = 2949.12 MHz, doubler is on, unless otherwise noted.
Typical is given for VDD = 3.3 V ± 5%, and TA = 25°C, unless otherwise noted. Minimum and maximum values are given over the full VDD and
TA (40°C to +85°C) variation, as listed in Table 1.
CONDITIONS
Table 1.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
SUPPLY VOLTAGE
VDD3_PLL, Supply Voltage for PLL1 and PLL2
3.135
3.3
3.465
V
3.3 V ± 5%
VDD3_VCO, Supply Voltage for VCO
3.135
3.3
3.465
V
3.3 V ± 5%
VDD3_REF, Supply Voltage Clock Output Drivers Reference
3.135
3.3
3.465
V
3.3 V ± 5%
VDD3_OUT[x:y],1 Supply Voltage Clock Output Drivers
3.135
3.3
3.465
V
3.3 V ± 5%
VDD1.8_OUT[x:y],1 Supply Voltage Clock Dividers
1.768
1.8
1.832
V
1.8 V ± 5%
TEMPERATURE RANGE, TA
40
+25
+85
°C
1 x and y are the pair of differential outputs that share the same power supply. For example, VDD3_OUT[0:1] is Supply Voltage Clock Output OUT0, OUT0 (Pin 68 and Pin 67,
respectively) and Supply Voltage Clock Output OUT1, OUT1 (Pin 65 and Pin 64, respectively).
SUPPLY CURRENT
Table 2.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
SUPPLIES OTHER THAN CLOCK OUTPUT DRIVERS
VDD3_PLL, Supply Voltage for PLL1 and PLL2
37
41.9
mA
Decreases by 9 mA typical if REFB is turned off
VDD3_VCO, Supply Voltage for VCO and VCO Divider M1
70
75.8
mA
All outputs use VCO Divider M1
VDD3_REF, Supply Voltage Clock Output Drivers Reference
VCO Divider M1 Enabled
LVPECL Mode, LVDS Mode
4
5.1
mA
Use VCO Divider M1; only one output driver
is turned on; for each additional output that
is turned on, the current increments by 1.2 mA
maximum
HSTL Mode, CMOS Mode
3
3.6
mA
Use VCO Divider M1; values are independent
of the number of outputs turned on
VCO Divider M2 Enabled
LVPECL Mode, LVDS Mode
26
30.1
mA
Use VCO Divider M2; only one output driver
is turned on; for each additional output that
is turned on, the current increments by 1.2 mA
maximum
HSTL Mode, CMOS Mode
24.5
28.6
mA
Use VCO Divider M2; values are independent
of the number of outputs turned on
VDD1.8_OUT[x:y],1 Supply Voltage Clock Dividers
3.2
5.8
mA
Current for each divider: f = 122.88 MHz
VDD1.8_OUT[x:y],1 Supply Voltage Clock Dividers
6.4
12
mA
Current for each divider: f = 983.04 MHz
CLOCK OUTPUT DRIVERS—LOWER POWER MODE OFF
Channel x control register, Bit 4 = 0
LVDS Mode, 7 mA
VDD3_OUT[x:y],1 Supply Voltage Clock Output Drivers
11.5
13.2
mA
f = 122.88 MHz
VDD3_OUT[x:y],1 Supply Voltage Clock Output Drivers
40
45
mA
f = 983.04 MHz
LVDS Mode, 3.5 mA
VDD3_OUT[x:y],1 Supply Voltage Clock Output Drivers
6.5
7.5
mA
f = 122.88 MHz
VDD3_OUT[x:y],1 Supply Voltage Clock Output Drivers
23
26.3
mA
f = 983.04 MHz
LVPECL Mode
VDD3_OUT[x:y],1 Supply Voltage Clock Output Drivers
13
14.4
mA
f = 122.88 MHz
VDD3_OUT[x:y],1 Supply Voltage Clock Output Drivers
41
46.5
mA
f = 983.04 MHz
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PDF描述
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