參數(shù)資料
型號： AD9523-1/PCBZ
廠商： Analog Devices Inc
文件頁數(shù)： 3/60頁
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描述： BOARD EVAL FOR AD9523-1
設(shè)計資源： AD9523(-1) Eval Board Schematic
AD9523(-1) BOM
AD9523(-1) Gerber Files
標(biāo)準(zhǔn)包裝： 1
主要目的： 計時，時鐘發(fā)生器
嵌入式： 否
已用 IC / 零件： AD9523
主要屬性： 板載 PLL 環(huán)路濾波器
次要屬性： LED 狀態(tài)指示器
已供物品： 板
AD9523-1
Rev. B | Page 11 of 60
SERIAL CONTROL PORT—IC MODE
VDD = VDD3_REF, unless otherwise noted.
Table 15.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
SDA, SCL (WHEN INPUTTING DATA)
Input Logic 1 Voltage
0.7 × VDD
V
Input Logic 0 Voltage
0.3 × VDD
V
Input Current with an Input Voltage Between
0.1 × VDD and 0.9 × VDD
10
+10
μA
Hysteresis of Schmitt Trigger Inputs
0.015 × VDD
V
Pulse Width of Spikes That Must Be
Suppressed by the Input Filter, tSPIKE
50
ns
SDA (WHEN OUTPUTTING DATA)
Output Logic 0 Voltage at 3 mA Sink Current
0.4
V
Output Fall Time from VIHMIN to VILMAX with
a Bus Capacitance from 10 pF to 400 pF
20 + 0.1 CB1
250
ns
TIMING
Note that all I2C timing values are referred to
VIHMIN (0.3 × VDD) and VILMAX levels (0.7 × VDD)
Clock Rate (SCL, fI2C)
400
kHz
Bus Free Time Between a Stop and Start
Condition, tIDLE
1.3
μs
Setup Time for a Repeated Start Condition,
tSET; STR
0.6
μs
Hold Time (Repeated) Start Condition, tHLD;STR
0.6
μs
After this period, the first clock pulse is
generated
Setup Time for a Stop Condition, tSET; STP
0.6
μs
Low Period of the SCL Clock, tLOW
1.3
μs
High Period of the SCL Clock, tHIGH
0.6
μs
SCL, SDA Rise Time, tRISE
20 + 0.1 CB1
300
ns
SCL, SDA Fall Time, tFALL
20 + 0.1 CB1
300
ns
Data Setup Time, tSET; DAT
100
ns
Data Hold Time, tHLD; DAT
100
880
ns
This is a minor deviation from the original IC
specification of 0 ns minimum2
Capacitive Load for Each Bus Line, CB1
400
pF
1 CB is the capacitance of one bus line in picofarads (pF).
2 According to the original I2C specification, an I2C master must also provide a minimum hold time of 300 ns for the SDA signal to bridge the undefined region of the SCL
falling edge.
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AD9512/PCBZ BOARD EVAL FOR AD9512
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參數(shù)描述
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