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參數資料
| 型號： | AD9520-4/PCBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數： | 49/80頁 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR AD9520-4 |
| 設計資源： | Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121) Phase Coherent FSK Modulator (CN0186) AD9520 Eval Brd Schematic AD9520 BOM |
| 標準包裝： | 1 |
| 主要目的： | 計時，時鐘發(fā)生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9520-4 |
| 主要屬性： | 1.4 ~ 1.8 GHz 輸出頻率 |
| 次要屬性： | 接受 CMOS、LVDS 或者最高 250 MHz 的 LVPECL 基準 |
| 已供物品： | 板 |
| 產品目錄頁面： | 776 (CN2011-ZH PDF) |
| 相關產品： | AD9520-4BCPZ-REEL7-ND - IC CLOCK GEN 1.6GHZ VCO 64LFCSP AD9520-4BCPZ-ND - IC CLOCK GEN 1.6GHZ VCO 64LFCSP |
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Data Sheet
AD9520-4
Rev. A | Page 53 of 80
Data Transfer Format
Send byte format—the send byte protocol is used to set up the register address for subsequent commands.
S
Slave Address
W
A
RAM Address High Byte
A
RAM Address Low Byte
A
P
Write byte format—the write byte protocol is used to write a register address to the RAM starting from the specified RAM address.
S
Slave Address
W
A
RAM Address
High Byte
A
RAM Address
Low Byte
A
RAM Data 0
A
RAM Data 1
A
RAM Data 2
A
P
Receive byte format—the receive byte protocol is used to read the data byte(s) from RAM starting from the current address.
S
Slave Address
R
A
RAM Data 0
A
RAM Data 1
A
RAM Data 2
A
P
Read byte format—the combined format of the send byte and the receive byte.
S
Slave
Address
W
A
RAM Address
High Byte
A
RAM Address
Low Byte
A
Sr
Slave
Address
R
A
RAM
Data 0
A
RAM
Data 1
A
RAM
Data 2
A
P
IC Serial Port Timing
SDA
SCL
S
Sr
P
S
tFALL
tSET; DAT
tLOW
tRISE
tHLD; STR
tHLD; DAT
tHIGH
tFALL
tSET; STR
tHLD; STR
tSPIKE
tSET; STP
tRISE
tIDLE
07217-
165
Figure 61. IC Serial Port Timing
Table 43. IC Timing Definitions
Parameter
Description
fI2C
IC clock frequency
tIDLE
Bus idle time between stop and start conditions
tHLD; STR
Hold time for repeated start condition
tSET; STR
Setup time for repeated start condition
tSET; STP
Setup time for stop condition
tHLD; DAT
Hold time for data
tSET; DAT
Setup time for data
tLOW
Duration of SCL clock low
tHIGH
Duration of SCL clock high
tRISE
SCL/SDA rise time
tFALL
SCL/SDA fall time
tSPIKE
Voltage spike pulse width that must be suppressed by the input filter
相關PDF資料 |
PDF描述 |
|---|---|
| AD9520-1/PCBZ | BOARD EVAL FOR AD9520-1 |
| 50PX0R47MEFC5X11 | CAP ALUM 0.47UF 50V 20% RADIAL |
| MAX675CSA+T | IC VREF SERIES PREC 5V 8-SOIC |
| 16PX47MEFC5X11 | CAP ALUM 47UF 16V 20% RADIAL |
| AD9516-3/PCBZ | BOARD EVAL FOR AD9516-3 2.0GHZ |
相關代理商/技術參數 |
參數描述 |
|---|---|
| AD9520-5 | 制造商:AD 制造商全稱:Analog Devices 功能描述:12 LVPECL/24 CMOS Output Clock Generator |
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| AD9520-5BCPZ-REEL7 | 功能描述:IC CLOCK GEN EXT VCO 64LFCSP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:- 標準包裝:2,000 系列:- 類型:PLL 時鐘發(fā)生器 PLL:帶旁路 輸入:LVCMOS，LVPECL 輸出:LVCMOS 電路數:1 比率 - 輸入:輸出:2:11 差分 - 輸入:輸出:是/無 頻率 - 最大:240MHz 除法器/乘法器:是/無 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:32-LQFP 供應商設備封裝:32-TQFP（7x7） 包裝:帶卷 (TR) |
| AD9521JH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Log/Antilog Amplifier |
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