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參數(shù)資料
| 型號： | AD7609BSTZ-RL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 34/36頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DAS W/ADC 18BIT 8CH 64LQFP |
| 標(biāo)準(zhǔn)包裝： | 1,500 |
| 類型： | 數(shù)據(jù)采集系統(tǒng)（DAS），ADC |
| 分辨率（位）： | 18 b |
| 采樣率（每秒）： | 200k |
| 數(shù)據(jù)接口： | DSP，MICROWIRE?，并聯(lián)，QSPI?，串行，SPI? |
| 電壓電源： | 模擬和數(shù)字 |
| 電源電壓： | 2.3 V ~ 5 V，4.75 V ~ 5.25 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-LQFP |
| 供應(yīng)商設(shè)備封裝： | 64-LQFP（10x10） |
| 包裝： | 帶卷 (TR) |
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Data Sheet
AD7609
Rev. A | Page 7 of 36
TIMING SPECIFICATIONS
AVCC = 4.75 V to 5.25 V, VDRIVE = 2.3 V to 5.25 V, VREF = 2.5 V external reference/ internal reference, TA = TMIN to TMAX,
unless otherwise noted.1
Table 3.
Limit at TMIN, TMAX
Parameter
Min
Typ
Max
Unit
Description
PARALLEL/SERIAL/BYTE MODE
tCYCLE
1/throughput rate
5
s
Parallel mode, reading during; or after conversion VDRIVE = 2.7 V to 5.25 V; or
serial mode: VDRIVE = 3.3 V to 5.25 V, reading during a conversion using DOUTA
and DOUTB lines
5
s
Parallel mode reading after conversion VDRIVE = 2.3 V
10.1
s
Serial mode reading after conversion; VDRIVE = 2.7 V, DOUTA and DOUTB lines
11.5
s
Serial mode reading after a conversion; VDRIVE = 2.3 V, DOUTA and DOUTB lines
tCONV
Conversion time
3.45
4
4.15
s
Oversampling off
7.87
9.1
s
Oversampling by 2
16.05
18.8
s
Oversampling by 4
33
39
s
Oversampling by 8
66
78
s
Oversampling by 16
133
158
s
Oversampling by 32
257
315
s
Oversampling by 64
tWAKE-UP STANDBY
100
s
STBY rising edge to CONVST x rising edge; power-up time from standby mode
tWAKE-UP SHUTDOWN
Internal Reference
30
ms
STBY rising edge to CONVST x rising edge; power-up time from
shutdown mode
External Reference
13
ms
STBY rising edge to CONVST x rising edge; power-up time from
shutdown mode
tRESET
50
ns
RESET high pulse width
tOS_SETUP
20
ns
BUSY to OS x pin setup time
tOS_HOLD
20
ns
BUSY to OS x pin hold time
t1
45
ns
CONVST x high to BUSY high
t2
25
ns
Minimum CONVST x low pulse
t3
25
ns
Minimum CONVST x high pulse
t4
0
ns
BUSY falling edge to CS falling edge setup time
t52
0.5
ms
Maximum delay allowed between CONVST A, CONVST B rising edges
t6
25
ns
Maximum time between last CS rising edge and BUSY falling edge
t7
25
ns
Minimum delay between RESET low to CONVST x high
PARALLEL READ OPERATION
t8
0
ns
CS to RD setup time
t9
0
ns
CS to RD hold time
t10
RD low pulse width
19
ns
VDRIVE above 4.75 V
24
ns
VDRIVE above 3.3 V
30
ns
VDRIVE above 2.7 V
37
ns
VDRIVE above 2.3 V
t11
15
ns
RD high pulse width
t12
22
ns
CS high pulse width (see Figure 5); CS and RD linked
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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