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參數(shù)資料
| 型號： | A43E16161V-75UF |
| 廠商： | AMIC Technology Corporation |
| 英文描述： | 1M X 16 Bit X 2 Banks Low Power Synchronous DRAM |
| 中文描述： | 100萬× 16位× 2銀行低功耗同步DRAM |
| 文件頁數(shù)： | 26/46頁 |
| 文件大小： | 1314K |
| 代理商： | A43E16161V-75UF |
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A43E16161
PRELIMINARY (August, 2005, Version 0.0)
25
AMIC Technology, Corp.
Page Read & Write Cycle at Same Bank @Burst Length=4
t
RDL
High
t
RCD
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
CLOCK
CKE
CS
RAS
CAS
ADDR
BA
WE
DQM
DQ
(CL=2)
Row Active
(A-Bank)
Read
(A-Bank)
Precharge
(A-Bank)
: Don't care
*Note 2
Ra
Ca0
Cb0
Cc0
Ra
A10/AP
Qa0
Qa1
Qb0
Qb1
Dc0
Dc1
Dd0
Dd1
Qa0
Qa1
Qb0
Write
(A-Bank)
Cd0
t
CDL
*Note 2
*Note1
*Note3
Dc0
Dc1
Dd0
Dd1
Read
(A-Bank)
Write
(A-Bank)
DQ
(CL=3)
*Note :
1. To write data before burst read ends, DQM should be asserted three cycle prior to write command to avoid bus
contention.
2. Row precharge will interrupt writing. Last data input, t
RDL
before Row precharge, will be written.
3. DQM should mask invalid input data on precharge command cycle when asserting precharge before end of burst. Input
data after Row precharge cycle will be masked internally.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A43E16161V-95F | XTAL MTL SMT HC49/USM |
| A43E16161V-95UF | 1M X 16 Bit X 2 Banks Low Power Synchronous DRAM |
| A43E26161V-95U | 1M X 16 BIT X 4 BANKS LOW POWER SYNCHRONOUS DRAM |
| A43E26161 | 1M X 16 BIT X 4 BANKS LOW POWER SYNCHRONOUS DRAM |
| A43E26161G-95 | 1M X 16 BIT X 4 BANKS LOW POWER SYNCHRONOUS DRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A43E16161V-95F | 制造商:AMICC 制造商全稱:AMIC Technology 功能描述:1M X 16 Bit X 2 Banks Low Power Synchronous DRAM |
| A43E16161V-95UF | 制造商:AMICC 制造商全稱:AMIC Technology 功能描述:1M X 16 Bit X 2 Banks Low Power Synchronous DRAM |
| A43E1616G-75I | 制造商:AMICC 制造商全稱:AMIC Technology 功能描述:1M X 16 Bit X 4 Banks Synchronous DRAM |
| A43E1616G-95I | 制造商:AMICC 制造商全稱:AMIC Technology 功能描述:1M X 16 Bit X 4 Banks Synchronous DRAM |
| A43E1616V-75I | 制造商:AMICC 制造商全稱:AMIC Technology 功能描述:1M X 16 Bit X 4 Banks Synchronous DRAM |
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