參數(shù)資料
型號(hào)： A1280A-CQ172E
元件分類： FPGA
英文描述： FPGA, 1232 CLBS, 8000 GATES, 41 MHz, CQFP172
封裝： CAVITY-UP, CERAMIC, QFP-172
文件頁(yè)數(shù)： 36/98頁(yè)
文件大小： 2005K
代理商： A1280A-CQ172E
41
Hi R e l F P GA s
A1 46 0A T i m i n g C har a c t e r i st i c s (continued)
(W or s t - C as e M i l i t a r y Cond i t i o n s , V CC = 4.5 V, TJ = 1 25°C)
‘–1’ Speed
‘Std’ Speed
Parameter
Description
Min.
Max.
Min.
Max.
Units
I/O Module Sequential Timing
tINH
Input F-F Data Hold
(w.r.t. IOCLK Pad)
0.0
ns
tINSU
Input F-F Data Setup
(w.r.t. IOCLK Pad)
2.1
2.4
ns
tIDEH
Input Data Enable Hold
(w.r.t. IOCLK Pad)
0.0
ns
tIDESU
Input Data Enable Setup
(w.r.t. IOCLK Pad)
8.7
10.0
ns
tOUTH
Output F-F Data Hold
(w.r.t. IOCLK Pad)
1.1
1.2
ns
tOUTSU
Output F-F Data Setup
(w.r.t. IOCLK Pad)
1.1
1.2
ns
tODEH
Output Data Enable Hold
(w.r.t. IOCLK Pad)
0.5
0.6
ns
tODESU
Output Data Enable Setup
(w.r.t. IOCLK Pad)
2.0
2.4
ns
TTL Output Module Timing1
tDHS
Data to Pad, High Slew
7.5
8.9
ns
tDLS
Data to Pad, Low Slew
11.9
14.0
ns
tENZHS
Enable to Pad, Z to H/L, High Slew
6.0
7.0
ns
tENZLS
Enable to Pad, Z to H/L, Low Slew
10.9
12.8
ns
tENHSZ
Enable to Pad, H/L to Z, High Slew
11.5
13.5
ns
tENLSZ
Enable to Pad, H/L to Z, Low Slew
10.9
12.8
ns
tCKHS
IOCLK Pad to Pad H/L, High Slew
11.6
13.4
ns
tCKLS
IOCLK Pad to Pad H/L, Low Slew
17.8
19.8
ns
dTLHHS
Delta Low to High, High Slew
0.04
ns/pF
dTLHLS
Delta Low to High, Low Slew
0.07
0.08
ns/pF
dTHLHS
Delta High to Low, High Slew
0.05
0.06
ns/pF
dTHLLS
Delta High to Low, Low Slew
0.07
0.08
ns/pF
Note:
1.
Delays based on 35 pF loading.
相關(guān)PDF資料
PDF描述
A1415A-1PL84B FPGA, 200 CLBS, 1500 GATES, 110 MHz, PQCC84
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A1425A-STDCQ132M FPGA, 310 CLBS, 7500 GATES, 100 MHz, CQFP132
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參數(shù)描述
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A1280A-CQ176B 制造商:MICROSEMI 制造商全稱:Microsemi Corporation 功能描述:ACT 2 Family FPGAs
A1280A-CQ176C 制造商:MICROSEMI 制造商全稱:Microsemi Corporation 功能描述:ACT 2 Family FPGAs
A1280A-CQ176I 制造商:MICROSEMI 制造商全稱:Microsemi Corporation 功能描述:ACT 2 Family FPGAs
A1280A-CQ176M 制造商:MICROSEMI 制造商全稱:Microsemi Corporation 功能描述:ACT 2 Family FPGAs
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