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參數(shù)資料
| 型號： | 9S12B128DGV1 |
| 英文描述： | 9S12B128 Device Guide |
| 中文描述： | 9S12B128設(shè)備指南 |
| 文件頁數(shù)： | 118/128頁 |
| 文件大小： | 1823K |
| 代理商： | 9S12B128DGV1 |
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Device User Guide — 9S12B128DGV1/D V01.11
118
Figure A-9 SPI Slave Timing (CPHA=1)
In
Table A-25
the timing characteristics for slave mode are listed.
Table A-25 SPI Slave Mode Timing Characteristics
Num
Characteristic
Symbol
Unit
Min
DC
Typ
—
Max
1
/
4
1
SCK Frequency
f
sck
t
sck
t
lead
t
lag
t
wsck
t
su
t
hi
t
a
t
dis
t
vsck
f
bus
t
bus
t
bus
t
bus
t
bus
ns
1
SCK Period
4
—
2
Enable Lead Time
4
—
—
3
Enable Lag Time
4
—
—
4
Clock (SCK) High or Low Time
4
—
—
5
Data Setup Time (Inputs)
8
—
—
6
Data Hold Time (Inputs)
8
—
—
ns
7
Slave Access Time (time to data active)
—
—
20
ns
8
Slave MISO Disable Time
—
—
22
ns
9
Data Valid after SCK Edge
—
—
30 + t
bus1
30 + t
bus1
—
NOTES
:
1. t
bus
added due to internal synchronization delay
ns
10
Data Valid after SS fall
t
vss
t
ho
t
rfi
t
rfo
—
—
ns
11
Data Hold Time (Outputs)
20
—
ns
12
Rise and Fall Time Inputs
—
—
8
ns
13
Rise and Fall Time Outputs
—
—
8
ns
SCK
(INPUT)
SCK
(INPUT)
MOSI
(INPUT)
MISO
(OUTPUT)
1
5
6
MSB IN
BIT 6 . . . 1
LSB IN
MSB OUT
SLAVE LSB OUT
BIT 6 . . . 1
4
4
9
12
13
11
(CPOL
=
0)
(CPOL
=
1)
SS
(INPUT)
2
12
13
3
NOTE: Not defined!
SLAVE
7
8
see
note
∞
相關(guān)PDF資料 |
PDF描述 |
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